Saya baru mengenal Verilog, dan ingin belajar cara membandingkan dua angka. Sebagai contoh, mari kita bandingkan parameter atau reg (ucapkan a) dengan angka 2 (2'b10). Bagaimana ini akan ditulis dalam
Dapatkah seseorang memberi tahu saya apa perbedaan antara RTL dan kode Verilog perilaku? Apakah ada batas demarkasi yang jelas antara desain pada kedua level
Saya memprogram Altera Cyclone IV menggunakan Verilog dan Quartus II. Dalam desain saya, saya ingin menggunakan kedua ujung jam sehingga saya bisa melakukan pembagian jam dengan faktor aneh dengan siklus tugas 50%. Berikut ini cuplikan kode saya: always @(posedge low_jitter_clock_i or negedge...
Tutup. Pertanyaan ini di luar topik . Saat ini tidak menerima jawaban. Ingin meningkatkan pertanyaan ini? Perbarui pertanyaan sehingga sesuai topik untuk Rekayasa Stack Exchange Listrik. Ditutup 5 tahun yang lalu . Ada banyak simulator SPICE dan Verilog...
Apakah ada alat sintesis sumber bebas atau terbuka yang tersedia yang dapat mengubah Verilog RTL menjadi netlist gerbang umum? (terdiri dari NAND generik, NOR, XOR, D-flop / register, dll. Optimasi tidak diperlukan.). Jika tidak untuk bahasa lengkap, bagaimana dengan subset RTL "berguna" (di luar...
Saya memiliki modul parameter di Verilog, di mana parameternya adalah laju jam dan laju penyegaran, yang digunakan untuk menghitung berapa banyak siklus tidak aktif yang disisipkan di antara contoh operasi berulang. Namun, sangat mudah untuk mengatur parameter yang tidak dapat dicapai (karena...
Saya sadar bahwa perusahaan yang berbeda memiliki definisi jabatan pekerjaan yang berbeda, tetapi secara umum, apakah "desain logika" sama dengan "desain sirkuit
Saat ini saya terlibat dalam proyek universitas untuk mengimplementasikan prosesor dari set instruksi yang ada. Idenya adalah bahwa pada akhir proyek saya harus dapat mensintesis desain ini dan menjalankannya dalam FPGA. Semuanya berjalan dengan baik sejauh ini, saya mulai mengimplementasikan...
Saya ingin membuat skema hierarki modul Verilog spesifik yang menunjukkan blok mana yang terhubung ke blok lain. Mirip seperti Novas '/ Springsoft's Debussy / Verdi alat nschema, atau salah satu dari sejumlah alat EDA yang menyediakan browser desain grafis untuk RTL Anda. Area alat apa yang...
Saya menggunakan PIC12F675 untuk sebuah proyek, dan semuanya berfungsi dengan baik kecuali satu hal. GP4 tidak berfungsi sebagai IO digital. Saya telah melihat banyak konfigurasi dan kode, tetapi tidak dapat menemukan apa pun. Konfigurasi: #pragma config FOSC = INTRCCLK #pragma config WDTE =...
Saat menulis Verilog, saya menggunakan berbagai "linter" yang akan memberikan kesalahan dan peringatan. Ini adalah simulator saya (ModelSim), kompiler saya (Quartus II), bersama dengan linter (Verilator). Bersama-sama, saya memiliki cakupan yang baik untuk perangkap umum, seperti ketidakcocokan...
Saya punya proyek yang menghabiskan 34 dari sel-sel Xilinx Coolrunner II. Saya perhatikan saya memiliki kesalahan dan melacaknya sebagai berikut: assign rlever = RL[0] ? 3'b000 : RL[1] ? 3'b001 : RL[2] ? 3'b010 : RL[3] ? 3'b011 : RL[4] ? 3'b100 : RL[5] ? 3'b101 : RL[6] ? 3'b110 :...
Saya selalu membaca bahwa penundaan yang dinyatakan dalam kode RTL tidak pernah dapat disintesis. Mereka dimaksudkan hanya untuk tujuan simulasi dan alat sintesis modern hanya akan mengabaikan keterlambatan deklarasi dalam kode. Misalnya: x = #10 y;akan dianggap sebagai x = y;oleh alat...
Apa perbedaan antara >>dan >>>di Verilog / sistem Verilog? Saya tahu ==tes hanya untuk 1 dan 0, sedangkan ===tes untuk 1, 0, X, Z. Jadi bagaimana itu mirip dengan operator
alwaysPernyataan Verilog , yaitu always @(/* condition */) /* block of code */ mengeksekusi block of codekapan pun conditionpuas. Bagaimana alwaysblok seperti itu diterapkan pada perangkat