Saya telah melihat-lihat beberapa web pabrikan ASIC, tetapi saya belum menemukan angka yang sebenarnya. Saya berasumsi akan ada biaya tetap yang terkait dengan pembuatan topeng dan semacamnya dan kemudian akan ada biaya per unit. Catatan: bahwa saya sebenarnya tidak ingin ASIC dibuat, saya hanya...
VHDL dan Verilog adalah HDL hari ini. Apa keuntungannya bagi seseorang yang tidak memiliki pengalaman dengan HDL sama
Saya sudah memiliki pengalaman dengan rangkaian alat FPGA / HDL seperti Xilinx ISE, Lattice Diamond, dll. Alur kerja umum adalah menulis Verilog / VHDL, simulasi, pengujian, dan kemudian pemrograman FPGA. Saya pernah mendengar beberapa orang mengatakan desain ASIC sangat berbeda. Apa saja...
Dapatkah Anda merekomendasikan implementasi CPU yang dapat dibaca dan edukatif dalam VHDL atau Verilog? Lebih disukai sesuatu yang didokumentasikan dengan baik. PS Saya tahu saya bisa melihatnya opencores, tetapi saya secara khusus tertarik pada hal-hal yang dilihat orang dan menarik. PS2. Maaf...
Saya tertarik mempelajari VHDL dan Verilog. Saya bertanya-tanya apakah ada IDE gratis untuk
Saya membangun penghitung mod-16, dan hasil keluarannya adalah INTEGER (semua contoh yang saya lihat menggunakan INTEGER). Saya membuat dekoder hex-to-7-segment-display, dan inputnya adalah STD_LOGIC_VECTOR (tulis seperti itu karena mudah untuk memetakan tabel kebenaran). Saya ingin menghubungkan...
Terkunci . Pertanyaan ini dan jawabannya dikunci karena pertanyaannya di luar topik tetapi memiliki signifikansi historis. Saat ini tidak menerima jawaban atau interaksi baru. Saya mencari sesuatu yang bisa saya mainkan tetapi tidak terlalu banyak menghabiskan uang. Saya...
Saya bertanya-tanya apa perbedaan antara komponen suatu entitas. Saya ingin tahu dalam hal apa lebih baik menggunakan komponen daripada entitas. Terima kasih
Saya memiliki kursus dalam Desain Digital di semester ini dan sangat menyukainya. Sekarang saya tahu bahwa sebagian besar pekerjaan dalam sistem tertanam dan desain digital dilakukan pada simulator komputer terlebih dahulu dan kemudian diimplementasikan menggunakan perangkat keras. Jadi saya...
Apa perbedaan utama antara RTL dan HDL? Sejujurnya saya mencari / meng-google-kannya, tetapi orang-orang terbagi dalam pendapat mereka. Saya ingat seseorang mengatakan bahwa HDL adalah bahasa komputer yang digunakan untuk menggambarkan sirkuit digital dan ketika disintesis, maka itu dianggap...
Tampaknya dunia telah memutuskan bahwa std_logic(dan std_logic_vector) adalah cara default untuk mewakili bit dalam VHDL. Alternatifnya adalah std_ulogic, yang tidak diselesaikan. Ini mengejutkan saya karena biasanya, Anda tidak menggambarkan bus , jadi Anda tidak ingin banyak pengemudi dan Anda...
Saya melihat pertanyaan wawancara yang bagus untuk VHDL - membangun sistem yang menerima nomor dan mendeteksi jika dapat dibagi dengan 5 tanpa sisa. Saya mencoba menyelesaikannya dengan mesin negara (saya kira mereka tidak ingin Anda menggunakan mod atau rem ) dan sementara saya memang memiliki...
Saya membaca di suatu tempat bahwa kode VHDL yang buruk dapat menyebabkan kerusakan FPGA. Apakah mungkin untuk merusak FPGA dengan kode VHDL? Kondisi seperti apa yang menyebabkan ini dan apa skenario
Kompiler saya mengeluh tentang kait yang disimpulkan dalam loop kombinatorial saya ( always @(*), dalam Verilog). Saya juga diberitahu bahwa kait yang disimpulkan sebaiknya dihindari. Apa sebenarnya yang salah dengan kait yang disimpulkan? Mereka tentu membuat loop kombinatorial lebih mudah untuk...
Saya harus mempelajari VHDL dari 0 dan saya ingin memiliki opsi yang berjalan di bawah kernel linux, bukan NT / Windows: ada tips? Saya juga sangat menghargai beberapa tautan bagus ke sumber daya VHDL yang bagus untuk pemula, terima
Saat ini saya sedang dalam proses mendesain CPU sederhana dalam VHDL menggunakan Xilinx ISE dan ISIM. Bagian desain berjalan dengan sangat baik, tetapi saya tidak bisa menemukan cara untuk melakukan verifikasi secara konsisten. Saat ini saya memiliki bangku tes VHDL yang saya perbarui untuk...
Judul ini cukup meringkas pertanyaan saya: Apakah ada lingkungan asli Mac OS X untuk memulai dengan VHDL /
Saya agak bingung apakah saya harus menggunakan bilangan bulat di VHDL untuk sinyal dan porta sintesis, dll. Saya menggunakan std_logic di pelabuhan tingkat atas, tetapi secara internal saya telah menggunakan bilangan bulat berkisar di semua tempat. Namun, saya telah menemukan beberapa referensi...
Saya seorang siswa EE dan dapat menulis program [setidaknya sederhana] dalam lebih banyak bahasa daripada yang saya miliki. Saya baru saja mulai belajar VHDL dan saya bertanya-tanya apa proyek yang bagus untuk benar-benar mengenal bahasa dan alat yang relevan? Saya mengalami masalah dengan satu...
Setiap buku teks yang saya lihat membuat banyak fakta bahwa pengujian dan verifikasi adalah dua konsep yang berbeda. Namun tidak satupun dari mereka yang memberikan perbedaan yang jelas (atau cukup jelas bagi saya). Untuk memberikan beberapa konteks, saya tertarik pada verifikasi desain perangkat...