Saya memiliki modul parameter di Verilog, di mana parameternya adalah laju jam dan laju penyegaran, yang digunakan untuk menghitung berapa banyak siklus tidak aktif yang disisipkan di antara contoh operasi berulang. Namun, sangat mudah untuk mengatur parameter yang tidak dapat dicapai (karena operasi membutuhkan waktu yang tidak sepele, sehingga pengulangan harus terjadi sebelum selesai), dan saat ini desain tidak memberikan umpan balik hal ini.
Saya bertanya-tanya apakah ada cara saya dapat memicu kesalahan selama sintesis (atau kompilasi sebelum simulasi) jika kondisi tidak dapat dipenuhi (yaitu jika satu localparam kurang dari yang lain)? Beberapa setara dengan C / C ++ populer kompilasi-waktu-menegaskan hack, mungkin