Saya agak bingung apakah saya harus menggunakan bilangan bulat di VHDL untuk sinyal dan porta sintesis, dll. Saya menggunakan std_logic di pelabuhan tingkat atas, tetapi secara internal saya telah menggunakan bilangan bulat berkisar di semua tempat. Namun, saya telah menemukan beberapa referensi...
Apakah penjelasan bahwa peralatan digital membutuhkan waktu lebih lama untuk diperbanyak? Misalnya, sintesis perangkat lunak sangat lambat dibandingkan dengan sintesis perangkat
Dalam kursus Desain Logika kita semua belajar bahwa adalah mungkin untuk meminimalkan fungsi logika, misalnya dengan menggunakan peta Karnaugh atau algoritma Quine-McCluskey . Kami juga belajar bahwa nilai "Tidak Peduli" meningkatkan potensi minimalisasi. Misalnya mengambil file register. The...
Apakah ada alat sintesis sumber bebas atau terbuka yang tersedia yang dapat mengubah Verilog RTL menjadi netlist gerbang umum? (terdiri dari NAND generik, NOR, XOR, D-flop / register, dll. Optimasi tidak diperlukan.). Jika tidak untuk bahasa lengkap, bagaimana dengan subset RTL "berguna" (di luar...
Saya tahu dua cara di mana variabel VHDL disintesis oleh alat sintesis: Variabel disintesis sebagai logika kombinasional Variabel disintesis sebagai Latch secara tidak sengaja (ketika variabel yang tidak diinisialisasi ditugaskan ke sinyal atau variabel lain) Apa cara lain di mana variabel VHDL...
Saya baru saja mulai belajar desain logika digital dengan FPGA, dan telah membangun banyak proyek. Sebagian besar waktu (karena saya semacam noob), saya memiliki desain yang mensimulasikan dengan sempurna (simulasi perilaku) tetapi tidak mensintesis dengan benar. Jadi, pertanyaan saya adalah...