Alat sintesis Verilog generik gratis?

Apakah ada alat sintesis sumber bebas atau terbuka yang tersedia yang dapat mengubah Verilog RTL menjadi netlist gerbang umum? (terdiri dari NAND generik, NOR, XOR, D-flop / register, dll. Optimasi tidak diperlukan.). Jika tidak untuk bahasa lengkap, bagaimana dengan subset RTL "berguna" (di luar hanya netlist tingkat gerbang Verilog)?

Yosys melakukan apa yang Anda inginkan dan mendukung sebagian besar Verilog-2005. Lihatlah direktori * / rtl / di https://github.com/cliffordwolf/yosys-bigsim/ untuk contoh yang dapat disintesis dengan Yosys.

Pengungkapan: Saya adalah penulis Yosys.

Icarus Verilog, alat OSS, sangat praktis, bahkan memiliki simulator. http://iverilog.icarus.com/

Ini adalah simulasi Verilog dan alat sintesis. Ini beroperasi sebagai kompiler, kompilasi kode sumber yang ditulis dalam Verilog (IEEE-1364) ke dalam beberapa format target. Untuk simulasi batch, kompiler dapat menghasilkan bentuk peralihan yang disebut perakitan vvp. Untuk sintesis, kompiler menghasilkan netlist dalam format yang diinginkan. Compiler yang tepat dimaksudkan untuk mem-parsing dan menguraikan deskripsi desain yang ditulis ke standar IEEE IEEE Std 1364-2005.

Icarus Verilog adalah pekerjaan yang sedang berjalan, dan karena standar bahasa tidak diam, mungkin selalu begitu. Demikianlah seharusnya. Namun, saya akan membuat rilis stabil dari waktu ke waktu, dan akan berusaha untuk tidak menarik fitur apa pun yang muncul dalam rilis stabil ini.

Target porting utama adalah Linux, meskipun bekerja dengan baik pada banyak sistem operasi serupa. Berbagai orang telah memberikan kontribusi binari dari rilis stabil untuk berbagai target. Rilis ini diangkut oleh sukarelawan, jadi biner apa yang tersedia tergantung pada siapa yang meluangkan waktu untuk melakukan pengemasan. Icarus Verilog telah porting ke Sistem Operasi Lain itu, sebagai alat baris perintah, dan ada penginstal untuk pengguna tanpa kompiler. Anda dapat mengompilasinya sepenuhnya dengan alat gratis, juga, meskipun ada binari yang sudah dikompilasi dari rilis stabil.

Saya pikir kebutuhan Anda paling baik dilayani oleh HDL Analyzer dan Netlist Architect (HANA): https://sourceforge.net/projects/sim-sim/files / Mendukung hampir seluruh konstruksi Verilog 1995-2001. Ini menghasilkan keluaran dalam hal gerbang umum dalam format Verilog. Anda juga dapat menentukan perpustakaan teknologi yang akan dipetakan. Ini memiliki format perpustakaan sendiri.