Saya bekerja pada tim yang melakukan pengembangan perangkat lunak driver dan FPGA. Simulasi FPGA sedang dilakukan dalam Modelsim dan perangkat lunak driver ditulis dalam C. Untuk meminimalkan risiko integrasi, saya ingin memodelkan interaksi antara dua bagian dari produk kami sebelum meletakkannya...
FPGA hari ini telah dibangun di blok DSP, FPGA terbaru bahkan telah dibangun di unit floating point yang sesuai dengan standar IEEE-754. Dimungkinkan untuk membuat entitas / modul DSP menggunakan GUI setelah memilih parameter yang diperlukan di dalamnya, dan kemudian membuatnya dalam...
Saat ini saya terlibat dalam proyek universitas untuk mengimplementasikan prosesor dari set instruksi yang ada. Idenya adalah bahwa pada akhir proyek saya harus dapat mensintesis desain ini dan menjalankannya dalam FPGA. Semuanya berjalan dengan baik sejauh ini, saya mulai mengimplementasikan...
Saya sadar bahwa perusahaan yang berbeda memiliki definisi jabatan pekerjaan yang berbeda, tetapi secara umum, apakah "desain logika" sama dengan "desain sirkuit
Saya memiliki fungsi VHDL berikut yang mengalikan matriks mxn yang diberikan aoleh vektor nx1 b: function matrix_multiply_by_vector(a: integer_matrix; b: integer_vector; m: integer; n: integer) return integer_vector is variable c : integer_vector(m-1 downto 0) := (others => 0); begin for i in...
Saya merancang tombol di VHDL. Semuanya berfungsi dengan baik ketika hanya satu tombol yang ditekan. Saya memindai setiap kolom untuk menekan tombol di mesin keadaan dan ketika tidak ada tombol yang ditekan, yang merupakan kondisi pin4pin6pin7pin2 = "0000"saya beralih ke keadaan berikutnya untuk...
Latar Belakang Ini adalah proyek pribadi; itu tentang menghubungkan FPGA ke N64, nilai byte yang diterima FPGA kemudian dikirim melalui UART ke komputer saya. Ini sebenarnya berfungsi cukup baik! Sayangnya, secara acak, perangkat akan gagal, lalu pulih. Melalui debugging, saya sudah berhasil...
Saya tahu dua cara di mana variabel VHDL disintesis oleh alat sintesis: Variabel disintesis sebagai logika kombinasional Variabel disintesis sebagai Latch secara tidak sengaja (ketika variabel yang tidak diinisialisasi ditugaskan ke sinyal atau variabel lain) Apa cara lain di mana variabel VHDL...
Apa perbedaan antara menggunakan: ENTITY MyDemo is PORT(X: IN STD_LOGIC; F: OUT STD_LOGIC ); END MyDemo; dan ENTITY MyDemo is PORT(X: IN BIT; F: OUT BIT ); END MyDemo; Apa batasan menggunakan BIT di atas STD_LOGIC dan sebaliknya? Apakah mereka sepenuhnya dapat dipertukarkan? Saya...
Saya benar-benar baru di dunia FPGA dan berpikir saya akan mulai dengan proyek yang sangat sederhana: decoder 7-segmen 4-bit. Versi pertama yang saya tulis murni dalam VHDL (pada dasarnya ini adalah kombinasi tunggal select, tidak ada jam yang diperlukan) dan tampaknya berfungsi, tetapi saya juga...
Saya ingin merancang blok logika kombinasional menggunakan VHDL, tetapi kadang-kadang hasil yang disintesis mengandung kait yang tidak disengaja. Pedoman pengkodean apa yang harus saya ikuti untuk menghindari synthesizer dari menyimpulkan kait? Contoh: dalam segmen kode yang kecil, haruskah saya...
Saya ingin membuat skema hierarki modul Verilog spesifik yang menunjukkan blok mana yang terhubung ke blok lain. Mirip seperti Novas '/ Springsoft's Debussy / Verdi alat nschema, atau salah satu dari sejumlah alat EDA yang menyediakan browser desain grafis untuk RTL Anda. Area alat apa yang...
Saya sedang bekerja untuk meningkatkan dan membersihkan desain FPGA besar yang sudah fungsional yang memiliki bus data 64 bit. Salah satu pertanyaan yang muncul adalah, "haruskah kita mentransisikan semua bus kita ke AXI4Lite / APB, atau haruskah kita meninggalkannya apa adanya?" Beberapa...
Pada pandangan pertama Anda akan mengharapkan kode sumber VHDL di bawah ini berperilaku sebagai register geser. Dalam q itu, seiring waktu akan menjadi "UUUU0", "UUU00", "UU000", "U0000", "00000", .... tetapi sebaliknya selalu Usetelah lima (atau lebih) siklus jam berturut-turut. Kenapa...
Saya memiliki papan Altera DE2 dan mencoba menggambar sprite. Saya mengalami masalah dalam menerapkan buffer layar. Saya memiliki entitas tampilan yang pada tingkat 25 MHZ menghasilkan piksel untuk tampilan vga. Saya berharap untuk mengimplementasikan buffer di SDRAM. Ide aslinya adalah memuat...