Pertanyaan yang diberi tag rtl

24
RTL vs HDL? Apa bedanya

Apa perbedaan utama antara RTL dan HDL? Sejujurnya saya mencari / meng-google-kannya, tetapi orang-orang terbagi dalam pendapat mereka. Saya ingat seseorang mengatakan bahwa HDL adalah bahasa komputer yang digunakan untuk menggambarkan sirkuit digital dan ketika disintesis, maka itu dianggap...

fpga hdl rtl
11
Perbedaan antara pernyataan If-else dan Case dalam VHDL

Saya ingin memahami bagaimana berbagai konstruksi dalam kode VHDL disintesis dalam RTL. Adakah yang bisa memberi tahu saya perbedaan antara konstruksi If-Else dan konstruksi Case statement dari suatu proses dalam VHDL dalam hal bagaimana kode tersebut disimpulkan ke dalam rangkaian RTL oleh...

vhdl code-design rtl
9
Bagaimana variabel VHDL disintesis oleh alat sintesis

Saya tahu dua cara di mana variabel VHDL disintesis oleh alat sintesis: Variabel disintesis sebagai logika kombinasional Variabel disintesis sebagai Latch secara tidak sengaja (ketika variabel yang tidak diinisialisasi ditugaskan ke sinyal atau variabel lain) Apa cara lain di mana variabel VHDL...

vhdl synthesis rtl