Saya tahu dua cara di mana variabel VHDL disintesis oleh alat sintesis:
- Variabel disintesis sebagai logika kombinasional
- Variabel disintesis sebagai Latch secara tidak sengaja (ketika variabel yang tidak diinisialisasi ditugaskan ke sinyal atau variabel lain)
Apa cara lain di mana variabel VHDL dapat disintesis? (Contoh: dapatkah itu diartikan sebagai FF?)
Jika Anda menggunakan nilai dalam variabel sebelum Anda menyimpannya, Anda mendapatkan nilai yang disimpan terakhir kali proses menyimpannya (dalam proses clocked, nilai dari siklus clock sebelumnya). Itu disintesis sebagai register atau FF.
Tentu saja, dalam siklus clock pertama Anda mendapatkan sampah, kecuali Anda menginisialisasi variabel dalam klausa reset.
sumber