Pertanyaan yang diberi tag vhdl

12
Papan dev FPGA murah [ditutup]

Tutup. Pertanyaan ini di luar topik . Saat ini tidak menerima jawaban. Ingin meningkatkan pertanyaan ini? Perbarui pertanyaan sehingga sesuai topik untuk Rekayasa Stack Exchange Listrik. Ditutup 4 tahun yang lalu . Saya ingin memulai dengan FPGA, tetapi...

fpga vhdl jtag
12
Desain firmware FPGA: Seberapa besar terlalu besar?

Saya memiliki transformasi pemrosesan sinyal besar yang perlu porting dari matlab ke VHDL. Ini pasti membutuhkan semacam berbagi sumber daya. Sedikit perhitungan memberi saya hal berikut: 512 ffts dari 64-poin 41210 operasi tambah banyak Mengingat Virtex 6 FPGA terbesar memiliki ~ 2000 blok...

fpga vhdl xilinx
12
rekomendasi buku tentang FPGA [ditutup]

Tutup. Pertanyaan ini di luar topik . Saat ini tidak menerima jawaban. Ingin meningkatkan pertanyaan ini? Perbarui pertanyaan sehingga sesuai topik untuk Rekayasa Stack Exchange Listrik. Ditutup 2 tahun yang lalu . judul buku apa yang akan Anda

fpga books vhdl
11
Bagaimana cara men-debug sinyal merah di ModelSIM?

Saya harus merancang mesin negara hanya menggunakan gerbang NAND untuk bagian kombinatorial dan sandal jepit D untuk logika sekuensial. Semuanya harus berjalan pada jam 1ghz / 53. Sekarang sebelum Anda menyerang saya dengan "kami tidak akan melakukan pekerjaan rumah Anda untuk Anda", izinkan saya...

digital-logic vhdl modelsim
11
VHDL: ATAU-ing bit vektor bersama-sama

Saya ingin ATAU potongan-potongan vektor bersama-sama. Jadi katakanlah saya memiliki vektor yang disebut example(23 downto 0)dan saya ingin ATAU semua bit ke vektor lain, apakah ada cara untuk melakukan ini yang tidak melibatkan pergi example(0) or example(1) or

vhdl
11
Perbedaan antara pernyataan If-else dan Case dalam VHDL

Saya ingin memahami bagaimana berbagai konstruksi dalam kode VHDL disintesis dalam RTL. Adakah yang bisa memberi tahu saya perbedaan antara konstruksi If-Else dan konstruksi Case statement dari suatu proses dalam VHDL dalam hal bagaimana kode tersebut disimpulkan ke dalam rangkaian RTL oleh...

vhdl code-design rtl
11
Pemula memproyeksikan pada FPGA?

Terkunci . Pertanyaan ini dan jawabannya dikunci karena pertanyaannya di luar topik tetapi memiliki signifikansi historis. Saat ini tidak menerima jawaban atau interaksi baru. Saya dua minggu lagi dari menyelesaikan kursus desain logika digital perguruan tinggi pertama...

fpga design vhdl verilog
11
Contoh kode untuk filter FIR / IIR di VHDL?

Saya mencoba memulai dengan DSP di papan Spartan-3 saya. Saya membuat papan AC97 dengan chip dari motherboard lama, dan sejauh ini saya mendapatkannya untuk melakukan ADC, gandakan sampel untuk angka <1 (turunkan volume) dan kemudian DAC. Sekarang saya ingin melakukan beberapa hal dasar DSP,...

fpga vhdl dsp iir fir
11
Apakah Anda menggunakan VHDL saat ini?

Saya seorang mahasiswa Teknik Elektro dan saya sedang mempelajari bahasa deskripsi perangkat keras yang dikenal sebagai VHDL. Saya mencarinya di Google mencari IDE (saya menggunakan mac), tetapi bahasa ini tampaknya sudah mati. Jadi, inilah pertanyaan saya: dalam pekerjaan masa depan saya sebagai...

vhdl
11
Kapan sebaiknya menggunakan representasi VECTOR vs INTEGER?

Di utas komentar pada jawaban untuk pertanyaan ini: Output yang salah dalam entitas VHDL dinyatakan: "Dengan bilangan bulat, Anda tidak memiliki kontrol atau akses ke representasi logika internal di FPGA, sementara SLV memungkinkan Anda melakukan trik seperti memanfaatkan rantai pembawa secara...

fpga vhdl
11
FPGA: hitung atau hitung mundur?

Saya belajar menggunakan FPGA (papan pengembangan Papilio, yang memiliki xilinx spartan3e, menggunakan vhdl). Saya perlu membagi pulsa yang masuk dengan nomor (hard code). Saya dapat melihat 3 opsi - kira-kira, sebagai kodesemu (menggunakan 10 hitungan sebagai contoh): Inisialisasi ke 0, pada...

fpga vhdl xilinx papilio
10
Pipa MD5 VHDL

Saya mencoba menerapkan pipa MD5 3-tahap sesuai dengan tautan ini . Khususnya algoritme pada halaman 31. Ada juga dokumen lain yang menjelaskan penerusan data. Ini dilakukan dalam FPGA (Terasic DE2-115). Tidak ada skema dalam proyek ini, hanya kode VHDL. library ieee; use

fpga vhdl