Bagaimana saya belajar HDL

Saya memiliki kursus dalam Desain Digital di semester ini dan sangat menyukainya. Sekarang saya tahu bahwa sebagian besar pekerjaan dalam sistem tertanam dan desain digital dilakukan pada simulator komputer terlebih dahulu dan kemudian diimplementasikan menggunakan perangkat keras. Jadi saya bertanya-tanya bagaimana saya harus belajar tentang HDL. Saya punya beberapa pertanyaan

1. Apa? Saya tidak tahu apa standarnya tetapi ingin belajar mana yang mudah diambil. Saya mengerti bahwa sebagian besar HDL dirancang untuk digunakan dengan FPGA. Saya tidak melakukan itu.
2. Bagaimana? Haruskah saya mengikuti buku teks dengan contoh independen atau saya harus memulai proyek seperti menerapkan sistem kecil (mungkin sesuatu seperti kontrol lampu lalu lintas).
3. Dimana? Dari mana saya mendapatkan sumber daya?

Bisakah Anda mengklarifikasi HDL apa yang ingin Anda gunakan? Pilihannya pada dasarnya adalah Verilog atau VHDL, [EDIT], dan kerabat mereka, Verilog-ASM dan VHDL-ASM (Analog mixed-signal). [/ EDIT] Verilog memiliki beberapa sintaks seperti C, yang membuatnya lebih mudah untuk diambil jika Anda pernah bekerja dengan C sebelumnya, tetapi ini juga membuatnya mudah untuk mengembangkan kebiasaan buruk - Anda tidak dapat memprogram perangkat keras dalam C, karena itu semua paralel! Juga seperti C, itu mengasumsikan Anda tahu apa yang Anda lakukan, dan mudah menembak diri sendiri. VHDL memaksa Anda untuk berpikir dengan cara yang sama sekali berbeda, yang bermanfaat, tetapi sulit. Itu lebih bertele-tele, dan lebih cenderung memperingatkan Anda jika Anda melakukan sesuatu yang aneh. Lihat diskusi Slashdot ini , atau artikel ini .

EDIT: "Bahasa Netlist" bukan sesuatu yang saya gunakan untuk pekerjaan desain (dalam editor teks), tapi saya kira Anda bisa. SPICE, format Cadsoft Eagle, dan EDIF adalah contoh (dengan tujuan yang sangat berbeda) yang muncul di pikiran. Saya hanya menggunakan netlist untuk memverifikasi bahwa skema saya benar (apakah setiap koneksi dalam skema Eagle saya masuk akal), untuk mengubah abstraksi yang disediakan oleh simulator (SPICE, mirip dengan cara seseorang menggunakan pernyataan ASM dalam C), atau untuk lakukan ekspor / impor antara berbagai program (EDIF).
The Spectre bahasa netlisting terkait dengan Verilog-A [nalog] dan SPICE, dan dirancang untuk desain dan verifikasi kerja. TIANG KAPALadalah bahasa pemodelan komponen yang kompatibel dengan Verilog-AMS dan VHDL-AMS. Mencari tutorial tentang bahasa-bahasa ini menunjukkan bahwa alat-alat yang terlihat seperti utilitas tangkap skematik sering digunakan, daripada pemrograman dalam bahasa netlisting itu sendiri.

Saya juga akan kedua FPGA Xilinx Spartan, dan papan dev Digilent . Namun, saya akan menggunakan Basys ($ 60) atau Nexys ($ 100) jika Anda tidak memerlukan Ethernet di papan Starter ($ 150) yang disebutkan oleh O Engenheiro (Harga dengan diskon pendidikan). Basys dan Nexys lebih murah dan karenanya lebih populer di sekolah, jadi ada lebih banyak tutorial dan laboratorium online.

Saya hampir dalam situasi yang sama seperti Anda.

Apa yang aku lakukan:

Saya telah mengambil kursus VHDL yang sangat mendasar gratis di perguruan tinggi yang saya pelajari. Saya sudah bermain dengan papan Spartan 3E .

Jadi, saya membeli papan dan saya akan mulai bermain.

Seorang teman saya menyarankan buku-buku ini:

1. Prototipe Cepat Sistem Digital , James O. Hamblen, Michael D. Furman
2. Publikasi Doone - Desain Chip HDL , Douglas J Smith

Dan dia telah menyarankan dokter ini juga:

Panduan Desain Sintesis dan Simulasi Xilinx

1. Ada dua bahasa HDL, mereka VHDL dan Verilog, tanyakan kepada profesor Anda yang bahasa Anda akan belajar dan mencoba untuk melihat cara kerjanya: sintaks dan bagaimana Anda bisa membuat modul tentang ini dan membuat ulasan besar tentang SEMUA sirkuit digital.

2. Sebelum membuat segala sesuatu menjadi 1, pastikan bahwa Anda benar-benar tahu segalanya tentang sirkuit digital, karena HDL tidak membuat sesuatu yang baru, Anda hanya menggunakan hal-hal ini dengan cara yang berbeda. Jadi Anda dapat menggunakan salah satu dari dua buku di atas, untuk melakukan beberapa latihan, tanyakan pada Anda guru buku yang ia rekomendasikan dan gunakan atau salah satu dari dua buku di atas.

3. Tanyakan kepada Anda guru mana FPGA yang mereka gunakan di kelas, apakah itu Altera, Xilinx, Lattice atau lainnya, jika Altera membuat unduhan dari Quartus Web Edition, jika Xilinx, ISE Webpack, buat unduhan gratis salah satunya dan cobalah untuk belajar tentang salah satu perangkat lunak dan lakukan beberapa latihan Anda, simulasi salah satunya.

Anda benar, sekitar 90% pekerjaan pada HDL menggunakan simulator, jadi pelajari tentang simulator Modelsim, dan / atau simulator ISIM di xilinx, mereka memerintahkan dan bagaimana melakukan testbench.

di mana pun Anda akhirnya bekerja, Anda harus menggunakan HDL yang sama dengan yang sudah mereka gunakan - jadi untuk meningkatkan peluang disewa coba dan habiskan sedikit waktu dengan Verilog dan VHDL. Dulu cukup sederhana: Verilog digunakan di AS dan VHDL di Eropa - hari ini itu tidak sederhana.

Upthread seseorang yang disebutkan belajar untuk 'berpikir secara berbeda' untuk VHDL - Anda harus melakukannya untuk Verilog juga sepertinya C tetapi tidak - tempat yang baik untuk memulai adalah untuk melihat dan melihat di mana kabel dan jepit dibuat selama sintesis - setelah Anda mencapai titik di mana Anda bisa melihat itu, dan hanya bisa 'melihat' bahaya waktu di kepala Anda, Anda sebagian besar jalan ke sana

icarus Verilog atau verilator adalah apa yang saya sarankan untuk belajar atau bermain dengan Verilog. ghdl adalah apa yang akan saya gunakan untuk bermain dengan vhdl. Jauh dari arus utama tetapi saya juga akan merekomendasikan cyclicity-cdl.sf.net yang memiliki lingkungan sim sendiri, dll dan menghasilkan Verilog yang dapat disintesis. gunakan dan pelajari gtkwave untuk memeriksa file .vcd yang dihasilkan oleh simulator.

Saya belajar Verilog di perguruan tinggi dalam satu kursus. Puncak dari kursus itu adalah penerapan prosesor Superscalar MIPS 2 arah (30% kelas membuatnya benar-benar berfungsi; saya berada di 70% lainnya). Saya pikir hal-hal dalam industri secara umum bergerak menjauh dari Verilog dan menuju VHDL. Yang sedang berkata, ada banyak tutorial online untuk kedua bahasa. Ini satu di VHDL dan satu lagi di Verilog .

Anda mungkin ingin menggunakan ModelSim dan Anda mungkin dapat menggunakan edisi siswa (saya pikir ini gratis; mungkin dengan batasan). Kebetulan mereka merekomendasikan menggunakan Desain Sistem Digital Menggunakan VHDL 2nd Edition sebagai Buku Teks.

Ini kit pengembangan FPGA murah yang mungkin tepat untuk Anda. Namun, saya tidak yakin tentang tingkat alat sumber terbuka yang bekerja dengannya. Rantai toolkit vendor tersedia untuk diunduh gratis. Saya telah mendengar bahwa pada titik harga kit ini tersedia untuk, layak untuk pergi dan mendapatkannya.