Apakah ada "Pola Desain" untuk RTL yang dapat disintesis?

11

Untuk perangkat lunak, buku Pola Desain adalah seperangkat pola untuk melakukan hal-hal umum dalam perangkat lunak dan memberi para praktisi perangkat lunak terminologi umum untuk menggambarkan beberapa komponen yang perlu mereka buat.

Apakah ada buku atau sumber daya seperti itu untuk RTL atau RTL yang disintesis secara umum? Hal-hal seperti jebakan umum, pertukaran desain, pertimbangan kebuntuan, dan desain antarmuka.

vhdl verilog best-practice Ross Rogers
sumber

Jawaban:

3

Pengalaman saya adalah bahwa Anda perlu membaca dokumen pada satu atau lebih alat sintesis populer untuk melihat pola desain yang mereka terima dan apa yang mereka terjemahkan.

Sebagian besar yang perlu Anda ketahui: - cara membuat jepit - cara membuat kabel (dan bukan kait) - cara menangani reset (sinkronisasi dan / atau async)

Taniwha
sumber
Saya berbicara tentang hal-hal seperti "merancang antrian dengan sumber daya virtual", atau "skema pemberian kredit dan perangkap umum", atau "kapan harus memutuskan abstraksi layering". Praktik terbaik dan metode perancangan komponen. Hal-hal yang sudah diketahui oleh para veteran desain chip. Saya tidak melihat banyak panduan desain praktis di IEEE. Apakah ada "Kode Lengkap" RTLer di luar sana?
Ross Rogers
Synthers RTL "kurang ketat" dari kompiler C. Ada beberapa lintang yang tersisa untuk implementasi sintesis. Itu sebabnya adalah ide yang baik untuk membaca dokumen untuk synther yang Anda rencanakan untuk digunakan. Misalnya, Xilinx's synther adalah XST, dan mereka memiliki Panduan Pengguna XST yang menjelaskan pola desain apa yang membuat FSM yang tepat, bagaimana cara menghindari secara tidak sengaja membuat kait, hal-hal seperti itu.
ajs410