Seperti halnya IC lainnya, merupakan praktik standar untuk menempatkan kapasitor bypass di dekat pin tegangan suplai op amp. Tapi saya telah melihat pendapat yang bertentangan tentang cara memotong op amp dengan benar (di sini , misalnya). Beberapa orang menyarankan menempatkan kapasitor tunggal...
Saat ini saya sedang mengerjakan desain yang mencakup accelerometer AIS3624DQ dari ST. Dalam lembar data , katanya (bagian 4, halaman 17): "Kapasitor decoupling catu daya (keramik 100 nF, aluminium 10 μF) harus ditempatkan sedekat mungkin ke pin 14 perangkat (praktik desain umum)." Bisakah saya...
Saya memiliki papan yang memiliki banyak IC MAX9611 yang sama . Menurut datasheet itu harus dilewati oleh topi paralel 0.1uF dan 4.7uF. Sekarang saya punya 15 di antaranya yang bersebelahan: Saya tidak yakin apakah saya perlu mensolder semua tutup ini untuk setiap IC. Untuk satu, mungkin...
Dalam topi Decoupling, tata letak PCB , tiga varian dari menempatkan topi bypass disajikan: Dalam komentar, disebutkan bahwa C19 adalah pendekatan terburuk, C18 sedikit lebih baik dan C13 cara terbaik, yang agak bertentangan dengan pemahaman saya, jadi saya ingin klarifikasi. Saya berharap tata...
Lihatlah papan evaluasi ini untuk mendapatkan gain RF ( datasheet ) variabel : J5-J10 dimaksudkan untuk terhubung ke daya DC (dengan pengecualian J6, yang merupakan tegangan kontrol analog DC). Semua lini ini memiliki tiga kapasitor secara paralel. Ambil jejak yang terhubung ke J10, misalnya. Di...