Lewati tutup pada papan RF: mengapa ada tiga tutup ukuran yang berbeda secara paralel?

Lihatlah papan evaluasi ini untuk mendapatkan gain RF ( datasheet ) variabel :

J5-J10 dimaksudkan untuk terhubung ke daya DC (dengan pengecualian J6, yang merupakan tegangan kontrol analog DC). Semua lini ini memiliki tiga kapasitor secara paralel. Ambil jejak yang terhubung ke J10, misalnya. Di perjalanan Anda dari J10 ke pin pada chip, Anda melewati tiga kapasitor ini:

• Kapasitor 2,2 μF dalam paket besar (disebut "CASE A" dalam lembar data)
• Kapasitor 1000 pF dalam paket 0603
• Kapasitor 100 pF dalam paket 0402

Mengapa tiga tutup paralel digunakan alih-alih satu tutup 3,3 μF? Mengapa mereka semua memiliki ukuran paket yang berbeda? Apakah urutannya penting (yaitu, apakah kapasitor dengan nilai terkecil lebih dekat dengan chip?

Mengingat tipe dieletric, semakin kecil kapasitor, biasanya lebih sedikit induktansi parasit yang dimilikinya (respons yang lebih baik pada frekuensi yang lebih tinggi), tetapi juga kapasitansi yang lebih kecil. Anda dapat mencampur ukuran, nilai, dan jenis kapasitor untuk mencapai respons yang diperlukan yang lebih luas dari apa yang dapat disediakan oleh satu. Ini bukan hanya tentang nilai kapasitansi.

Gambar-gambar ini merangkumnya dengan cukup baik:

Dari " EEVblog # 859 - Bypass Capacitor Tutorial ".

Dan

Dari " Intersil - Memilih dan Menggunakan Bypass Capacitors - AN1325 "

Dari " TI - Panduan Tata Letak Berkecepatan Tinggi "

Masing-masing kapasitor memiliki ESL / ESR yang lebih rendah pada frekuensi yang berbeda. Dalam aplikasi standar seseorang akan memilih kapasitor untuk memiliki ESL / ESR terendah pada frekuensi fluktuasi saluran listrik yang diharapkan. Namun, dalam sistem di mana terdapat rentang frekuensi di mana saluran listrik dapat berfluktuasi, perancang dapat memilih beberapa kapasitor untuk "menutupi" rentang frekuensi yang berbeda. Ini hanya cara untuk meminimalkan ESL / ESR dari kapasitor bypass pada berbagai frekuensi, sehingga memaksimalkan efektivitasnya.