Bypass kapasitor antara via dan chip?

8

Dalam topi Decoupling, tata letak PCB , tiga varian dari menempatkan topi bypass disajikan:

Penempatan

Dalam komentar, disebutkan bahwa C19 adalah pendekatan terburuk, C18 sedikit lebih baik dan C13 cara terbaik, yang agak bertentangan dengan pemahaman saya, jadi saya ingin klarifikasi.

Saya berharap tata letak C19 mendekati optimal:

  • kapasitor ditempatkan sejajar antara vias dengan bidang suplai, sehingga komponen frekuensi tinggi dapat disaring secara optimal
  • vias tidak terlalu berjauhan

Saya mungkin akan menggunakan jejak yang lebih luas antara kapasitor dan vias ( AN574 Altera menyarankan itu).

C13 sedikit lebih dekat ke IC, tetapi vias berada di ujung koneksi, jadi saya berharap perilaku yang lebih buruk pada frekuensi tinggi (mungkin terlalu tinggi untuk masalah, tapi ...)

Tata letak C18 adalah yang terburuk:

  • vias berjauhan, meningkatkan impedansi induktif
  • loopnya cukup besar
  • masalah yang sama seperti C13 dengan riak frekuensi tinggi

Di mana saya salah dengan analisis saya?

pcb-design bypass-capacitor Simon Richter
sumber
Mungkin saya kehilangan sesuatu, tetapi saya tidak melihat banyak perbedaan di antara ketiganya, dengan asumsi papan 4-layer dengan pesawat listrik di bawah chip. C13 memiliki sedikit lebih banyak perlawanan dari penutup ke bidang daya sehingga mungkin menunjukkan resonansi yang lebih sedikit. Saya akan jauh lebih bersemangat untuk mempercayai klaim jika penulis dapat menunjukkan secara empiris bahwa yang satu secara signifikan lebih baik daripada yang lain (dengan TDR atau apa pun).
Spehro Pefhany

Jawaban:

2

Pendekatan kanan EMC adalah C19 karena riak frekuensi tinggi yang dihasilkan dari IC dialihkan ke bantalan C19 dan karenanya disaring.

Ingatlah frekuensi resonansi. Jika noise dihasilkan pada> 300MHz, kapasitor "klasik" 100nF 0603 (1608 Metric) X7R terlalu besar karena frekuensi resonansinya sekitar 20MHz dan pada frekuensi yang lebih besar daripada itu mulai bekerja seperti induktor. Kapasitor dengan 1nF atau 100pF akan dibutuhkan di sini.

Untuk mensimulasikan bahwa Anda dapat kami REDEXPERT atau SimSurfing . Ukuran dan peringkat tegangan kapasitor juga memainkan peran besar.

Ada dua aspek:

  • Pengurangan kebisingan dan riak frekuensi tinggi
  • Pengiriman daya untuk IC

Hasil dari dua pertimbangan tersebut adalah menggunakan beberapa kapasitor dalam berbagai teknologi:

  1. Beberapa ratus pF ke beberapa nF (mis. 100pF ke 3.3nF di 0402 atau 0603) sedekat mungkin dengan cara C19 (rute dari IC ke kapasitor dan kemudian turun ke pesawat dengan vias)
  2. Tutup keramik lebih besar dengan beberapa ratus nF (100nF - 1uF)
  3. Topi tantalum dengan beberapa uF

Ini adalah pendekatan saya untuk mengurangi EMC.

zaan
sumber
1

Yang penting di sini adalah bagaimana Anda berpikir tentang tata letak. C19 memang akan menjaga frekuensi tinggi dari chip agar tidak masuk ke rails, dan sebaliknya, tetapi Anda tidak mencoba untuk menyaring noise frekuensi tinggi (setidaknya biasanya), Anda mencoba untuk meminimalkan impedansi melintasi rel daya dari perspektif IC .

Secara efektif, C13 memiliki kapasitor dan rel daya secara paralel di seluruh koneksi daya chip. C19 memilikinya secara seri, dan C18 adalah campuran keduanya.

Connor Wolf
sumber
1
Kapasitor dan bidang daya secara paralel paralel dalam ketiga kasus. Satu-satunya perbedaan adalah lokasi relatif dari induktansi parasit vias dan jejak.
Dave Tweed
Saya pikir saya bisa melihat bagaimana tata letak ini mengurangi impedansi jejak, dan induktansi dari vias mungkin benar-benar bermanfaat di sini karena tegangan suplai akan melampaui setelah periode penarikan arus tinggi, mengisi ulang kapasitor lebih cepat. Namun, ini juga berarti bahwa overshoot ini akan mencapai IC terlebih dahulu. Saya tidak yakin apa yang lebih disukai dalam praktik.
Simon Richter