Resistor pemutusan: apakah mereka dibutuhkan?

Untuk proyek yang saya rancang, saya menggunakan SDRAM IS42s32800 (TSOP) dengan mikrokontroler LPC1788 (QFP). Pada PCB saya memiliki 4 lapisan dengan bidang tanah tepat di bawah lapisan sinyal atas dan bidang VDD tepat di atas lapisan sinyal bawah. Jejak rata-rata antara CPU dan RAM adalah 60 mm panjang dengan jejak terpanjang 97 mm, garis jam 53 mm dan tidak ada garis yang dipasang resistor terminasi. Yang saya ingin tahu adalah apakah benar-benar perlu atau tidak memiliki resistor terminasi pada jalur DRAM. Apakah desain ini akan berfungsi tanpa mereka atau haruskah saya tidak repot-repot mencobanya tanpa resistor?

Jika frekuensi / waktu naik dan jarak cukup tinggi untuk menyebabkan masalah, maka ya, Anda perlu pemutusan.

Model Jalur Transmisi

Pada jejak terpanjang 97mm saya pikir Anda mungkin akan lolos tanpa mereka (diberikan hasil perhitungan di bawah ini) Jika Anda memiliki paket PCB yang menangani model IBIS dan simulasi level papan (mis. Altium dan paket mahal lainnya), kemudian simulasikan pengaturan Anda dan nilai apakah Anda membutuhkannya dari hasil.

Jika Anda tidak memiliki kemampuan ini, maka Anda dapat melakukan beberapa perhitungan kasar menggunakan SPICE.
Saya mengalami sedikit kekacauan dengan LTSpice , berikut ini hasilnya (jangan ragu untuk memperbaiki hal-hal jika ada yang melihat kesalahan)

Jika kita mengasumsikan:

• Waktu kenaikan sinyal input RAM Anda adalah sekitar 2ns
• PCB adalah FR4 dengan Er atau ~ 4.1
• Ketebalan tembaga PCB adalah 1oz = 0,035mm
• Melacak ketinggian di atas bidang tanah = 0,8mm
• Lebar jejak = 0,2mm
• Panjang jejak = 97mm
• Input data RAM adalah 10kΩ secara paralel dengan 5pF (kapasitansi dari lembar data, resistensi yang dipilih untuk input LVTTL yang khas karena tidak ada yang diberikan - lembar data sangat buruk, misalnya arus bocor pada hal. 21 diberikan sebagai 10A !?)
• Impedansi driver adalah 100Ω (diambil dari datasheet, output nilai tinggi / rendah dan arus -> Vh = Vdd - 0.4 @ 4mA, jadi 0.4V / 4mA = 100Ω)

Dengan menggunakan wCalc (alat kalkulator saluran transmisi) yang disetel ke mode microstrip dan menekan nomor, kita dapatkan:

• Zo = 177.6Ω
• L = 642,9 pH / mm
• C = 0,0465 pF / mm
• R = 34,46 mΩ / mm
• Keterlambatan = 530,4 ps

Sekarang jika kita memasukkan nilai-nilai ini ke dalam LTSpice menggunakan elemen saluran transmisi lossy dan mensimulasikan kita mendapatkan:

Berikut ini simulasi dari rangkaian di atas:

Dari hasil ini, kita dapat melihat dengan impedansi keluaran 100Ω kita seharusnya tidak mengharapkan masalah.

Hanya untuk menarik, katakanlah kami memiliki driver dengan impedansi output 20 Ω, hasilnya akan sangat berbeda (bahkan pada 50 Ω ada 0,7 V over / undershoot. Perhatikan bahwa ini sebagian disebabkan oleh kapasitansi input 5pF yang menyebabkan dering, overshoot pada 2ns akan lebih sedikit tanpa kapasitansi [~ 3.7V], sehingga Kortuk menunjukkan memeriksa parameter yang disatukan juga bahkan jika tidak memperlakukan sebagai TLine - lihat bagian akhir):

Aturan praktisnya adalah jika waktu tunda (waktu untuk sinyal untuk melakukan perjalanan dari driver ke input) lebih dari 1/6 dari waktu penelitian, maka kita harus memperlakukan jejak sebagai saluran transmisi (perhatikan bahwa beberapa mengatakan 1/8, beberapa katakanlah 1/10, yang lebih konservatif) Dengan penundaan 0,525 ns dan naik 2ns memberikan 2 / 0,525 = 3,8 (<6) kita harus memperlakukannya sebagai TLine. Jika kita meningkatkan waktu naik ke 4ns -> 4 / 0,525 = 7.61 dan melakukan simulasi 20 same yang sama lagi kita dapatkan:

Kita bisa melihat deringnya jauh lebih sedikit, jadi mungkin tidak ada tindakan yang perlu diambil.

Jadi untuk menjawab pertanyaan, dengan asumsi saya dekat dengan parameter, maka tidak mungkin meninggalkan mereka akan menyebabkan masalah - terutama karena saya memilih waktu naik / turun 2ns, yang lebih cepat daripada lembar data LPC1788 (hal.88 Tr min = 3 ns, Tfall min = 2.5 ns)
Yang pasti, meletakkan resistor seri 50 on pada setiap baris mungkin tidak akan sakit.

Model Komponen Lumped

Seperti disebutkan di atas, bahkan jika saluran tersebut bukan saluran transmisi, kita masih dapat memiliki dering yang disebabkan oleh parameter yang terkumpul. Jejak L dan penerima C dapat menyebabkan banyak dering jika Q cukup tinggi.
Aturan praktisnya adalah sebagai respons terhadap input langkah sempurna , Q 0,5 atau kurang tidak berdering, Q 1 akan memiliki overshoot 16% dan Q 2 2,44% overshoot.
Dalam prakteknya tidak ada input langkah yang sempurna, tetapi jika langkah sinyal memiliki energi signifikan di atas frekuensi resonansi LC maka akan ada dering.

Jadi untuk contoh impedansi driver 20 our kami, jika kami hanya memperlakukan saluran sebagai sirkuit yang disatukan, Q akan menjadi:

$Q = \dfrac{\sqrt{\dfrac{L}{C}}}{Rs} = \dfrac{\sqrt{\dfrac{62.36 nH}{9.511 pF}}}{20 \Omega} = 4.05$

(Kapasitansi adalah kapasitansi input 5pF + kapasitansi saluran - resistansi saluran diabaikan)

Respons terhadap input langkah sempurna adalah:

$V_{overshoot} = 3.3 V \cdot e^{-\dfrac{\pi}{\sqrt{ (4 \cdot Q^2) - 1}} } = 2.23 V$

Jadi puncak overshoot kasus terburuk adalah 3.3V + 2.23V = ~ 5.5V

Untuk kenaikan waktu 2 ns, kita perlu menghitung frekuensi resonansi LC dan energi spektral di atas ini karena waktu penelitian:

Frekuensi dering = 1 / (2PI * sqrt (LC)) = 1 / (2PI * sqrt (62.36nH * 9.511pF)) = 206MHz

$\dfrac{1}{2 \pi \cdot \sqrt{LC}} = \dfrac{1}{2 \pi \cdot \sqrt{62.36nH \cdot 9.511pF}}$

Waktu penelitian 2 ns memiliki energi signifikan di bawah frekuensi "knee", yaitu:

0,5 / Tr = 0,5 / 2 ns = 250 MHz, yang berada di atas frekuensi dering yang dihitung di atas.

Dengan frekuensi lutut persis frekuensi dering, overshoot akan menjadi sekitar setengah dari input langkah sempurna, jadi pada ~ 1,2 kali frekuensi lutut kita mungkin melihat sekitar 0,7 dari respon langkah sempurna:

Jadi 0,7 * 2,23 V = ~ 1,6 V

Estimasi puncak overshoot dengan 2 ns risetime = 3,3 V + 1,6 V = 4,9 V

$\dfrac{\sqrt{\dfrac{L}{C}}}{0.5}$

Simulasi:

Simulasi Langkah Sempurna:

Simulasi Dua Kali 2s:

Solusi (dengan 100 Ω Rdrv + 60 Ω resistor seri = 160 Ω total R1 ditambahkan):

Kita dapat melihat menambahkan resistor 160 produces menghasilkan respon 0 V overshoot kritis teredam diharapkan.

Perhitungan di atas didasarkan pada aturan praktis dan tidak sepenuhnya tepat, tetapi harus cukup dekat dalam kebanyakan kasus. Buku yang sangat bagus "Desain Digital Kecepatan Tinggi" oleh Jonhson dan Graham adalah referensi yang sangat baik untuk jenis perhitungan ini dan banyak lagi (baca bab contoh NEWCO untuk mirip dengan di atas, tetapi lebih baik - banyak dari yang di atas didasarkan pada pengetahuan dari ini buku)

Altera merekomendasikan penggunaannya dengan beberapa jenis SDRAM dalam dokumen ini , tetapi mengatakan bahwa mereka dapat dihindari dengan menggunakan penghentian internal untuk FPGA dan SDRAM, jika ditawarkan. Tak satu pun dari papan FPGA yang saya miliki dengan SDRAM memiliki pemutusan eksternal pada koneksi dan perangkat tidak memiliki pemutusan internal. Sepertinya mereka harus digunakan, idealnya, tetapi dalam praktiknya mereka sering ditinggalkan. Anda harus lolos begitu saja.