Kapan saya harus menggunakan IC buffer jam?

11

Saya merancang sirkuit dan PCB untuk mengendarai 7 DAC dari FPGA. (DAC adalah AD9762 )

Apakah mungkin untuk mengarahkan input jam pada semua 7 DAC dengan output clock tunggal (dari pin output PLL) dari FPGA? Atau itu resep untuk bencana?

Ini akan menjadi satu jam berakhir dengan maks. Frek. dari 125 MHz.

Atau haruskah saya menggunakan buffer jam untuk buffer jam sebelum setiap input jam DAC?

Jika demikian, apakah ini buffer jam yang bagus? ( NB3N551 )

Apakah ada yang lebih baik yang bisa saya gunakan?

Sunting: Maaf, saya seharusnya menyebutkan: Semua DAC akan menggunakan PCB 5 "x5" yang dihubungkan melalui kabel pita pendek (beberapa inci) ke papan FPGA.

Sunting2: Jika saya dapat mengulangi pertanyaan: Jika saya mampu membayar kamar dan biaya buffer jam, apakah ada potensi negatif? Atau apakah itu cara aman untuk melakukan ini?

pcb fpga digital-logic analog clock jeep9911
sumber
1
Saya tidak terbiasa dengan chip khusus ini, tetapi hal pertama yang akan saya lakukan adalah ("Desain sirkuit 101") berkonsultasi dengan lembar data pabrikan. Apa yang bisa dilakukan oleh clock drive dan apa yang dibutuhkan DAC, sebagai permulaan ... Setelah saya mengetahui apa yang saya dapat dari itu, jika saya masih memiliki pertanyaan, saya mungkin akan bertanya kepada mereka di forum Internet ...
UnconditionalReinstateMonica
2
Pertanyaan penting untuk menjawab ini: Dapatkah FPGA Anda memasok ~ 25 mA dari pin outputnya? Dapatkah Anda menempatkan DAC dekat (dalam beberapa inci) ke FPGA atau apakah Anda memiliki alasan lain yang berarti Anda harus meletakkannya jauh? Apakah Anda memerlukan semua DAC untuk diperbarui secara bersamaan (dalam 1 ns satu sama lain) atau apakah boleh jika diperbarui pada waktu yang sedikit berbeda?
The Photon
1
@mickeyf, kami adalah forum internet ... Jeep, apakah Anda memiliki masalah dengan jitter antara output DAC?
Kortuk
@ mickeyf, datasheet sebenarnya jarang pada informasi sirkuit input jam. Saya juga telah memulai dukungan teknis dengan pertanyaan ini.
jeep9911
@ThePhoton, Poin bagus. Saya pikir FPGA dapat memasok hingga 24mA. Saya seharusnya juga menyebutkan bahwa DAC akan ditempatkan pada setengah dari PCB 5 "x5", tetapi terhubung ke FPGA melalui kabel pita pendek (beberapa inci). Pembaruan DAC serentak mungkin diperlukan karena ini adalah untuk aplikasi komunikasi. Apakah ~ 25mA perkiraan untuk satu DAC atau untuk semua 7 DAC?
jeep9911

Jawaban:

2

Tidak akan ada masalah (kecuali untuk menambah daya dan biaya) jika Anda menggunakan buffer jam fanout dalam desain ini, tapi saya ragu apakah Anda benar - benar membutuhkannya .

Karena semua DAC Anda berada dalam jarak 5 inci dari satu sama lain, Anda seharusnya baik-baik saja dengan satu buffer penerima di ujung kabel pita. Kipas-keluar dari buffer penerimaan dapat berupa bintang dengan terminasi seri-sumber untuk setiap baris yang mengembang, seperti pada jawaban apalopohapa, atau rantai daisy dengan penghentian terbagi di ujung terjauh. Pemutusan perpecahan akan menjadi resitor ke ground dan satu ke Vcc, memberikan setara Thevenin dari R0 ke VCC / 2. R0 akan cocok dengan impedansi saluran transmisi nominal Anda, tergantung pada geometri trek Anda. Menggunakan impedansi karakteristik 50 Ohm adalah umum, tetapi Anda akan menghemat daya jika Anda menggunakan nilai yang lebih tinggi seperti 75 atau 100 Ohm.

Dengan maksimum 5 inci antara DAC, Anda akan membicarakan perbedaan hingga 1 ns dalam waktu pembaruan antara DAC, di luar periode pengambilan sampel 8 ns. Perbedaan waktu akan sangat berulang dari waktu ke waktu dan suhu karena hanya tergantung pada lintasan panjang antara chip.

NB Ingat bahwa bagaimanapun Anda buffer sinyal jam Anda, Anda juga ingin buffer sinyal data Anda untuk mengelola penundaan mereka untuk mempertahankan sampel yang benar & menahan waktu pada input DAC.

Foton
sumber
Terima kasih. Sulit untuk menemukan buffer fanout clock satu berakhir. Idealnya saya ingin menemukan yang 1: 8, tetapi saya belum. Saya mungkin akan pergi dengan fanout bintang dengan penghentian seri. Untuk sinyal data saya, saya menggunakan Shift Register 74VHC595, sehingga menangani buffering, tapi saya mungkin akan menambahkan seri 50 ohm pada output itu juga.
jeep9911
Anda selalu dapat menggunakan buffer jam "tanpa penundaan". Cypress adalah sumber yang baik untuk buffer 1: 4 dan 1: 8; Saya telah menggunakan 1: 4 single-ended untuk antarmuka 25MHz MII sebelumnya.
akohlsmith
1

Anda dapat menempatkan resistor R ohm (ganti R dengan impedansi karakteristik jejak Anda) secara seri untuk setiap clock fan out, "sedekat mungkin" ke pin di fpga (dan jangan gunakan resistor seri internal yang beberapa fpgas tawarkan). Dengan cara ini, refleksi dari setiap node akan mati saat kembali ke sumber, dan tidak menyebabkan pemicu ganda pada input lainnya.

apalopohapa
sumber
1
Saya akan khawatir bahwa DACS akan memiliki lebih dari impedansi masukan 0 ohm untuk sinyal yang mungkin di pertengahan atau MHz tinggi untuk konten spektralnya.
Kortuk
1
Untuk sumber TTL / CMOS dengan perutean rantai daisy, penghentian ke ground bukanlah ide yang bagus. Sumber jam Anda perlu memasok sekitar 50 mA dalam kondisi tinggi. Mungkin lebih baik menggunakan termination split (resistor divider) memberikan Thevenin yang setara dengan 50 (atau 60 atau 70 tergantung pada geometri jejak) ke VCC / 2.
The Photon
1
Sepakat. Saya menghapus alternatif rantai daisy dari jawabannya.
apalopohapa
Ide bagus. Terima kasih. Saya sedang melihat skema papan eval untuk chip DAC dan sepertinya mereka memiliki resistor seri dan resistor untuk mendarat pada semua input digital dan jam. Saya belum berpikir tentang menambahkan itu, tapi ini ide yang bagus. <br/> Sayangnya mereka tidak memberikan nilai karena garis menuju header di papan itu. Saya dapat mengacaukan nilai nanti, tetapi adakah cara untuk menghitung perkiraan yang baik? DAC yang diberikan berada dalam jarak 5 inci dan kabel memiliki panjang yang sama.
jeep9911