Bagaimana saya bisa mengukur kapasitansi gerbang?

Apakah ada cara yang efektif untuk secara langsung mengukur kapasitansi gerbang MOSFET daya, seperti misalnya IRF530N?

Cara rangkaian saya berperilaku akan menunjukkan bahwa kapasitansi gerbang efektif mungkin ganda atau lebih dari nilai dikutip dalam datasheet, yang akan melemparkan saya stabilitas op-amp dengan menurunkan frekuensi dari op-amp $R_O$ + $C_{iss}$ pole.

Berikut skema rangkaian jika itu membantu, tapi saya benar-benar hanya tertarik pada kasus umum fixture tes yang dapat saya pasang, pasang MOSFET TO-220 yang sewenang-wenang di sana dan menghitung kapasitansi efektif dari jejak lingkup atau sesuatu seperti itu.

Apakah ada cara praktis untuk membuat pengukuran kapasitansi input MOSFET yang berguna di bangku?

Laporan Hasil

Kedua jawaban tersebut memberikan wawasan kunci. Dalam retrospeksi, saya pikir jawaban singkat untuk pertanyaan langsung saya adalah: "Bagaimana cara mengukur kapasitansi gerbang? Pada berbagai kombinasi tegangan gerbang dan drain! " :)

Yang mewakili wawasan besar bagi saya: MOSFET tidak memiliki kapasitansi tunggal . Saya pikir Anda perlu setidaknya dua grafik untuk membuat awal yang layak untuk menggambarkan rentang, dan ada setidaknya satu kondisi dimana kapasitansi bisa jalan lebih dari dikutip nilai.$C_{iss}$

Mengenai sirkuit saya, saya membuat beberapa perbaikan dengan beralih keluar IRF530N dengan sebuah IRFZ24N memiliki kurang dari setengah mengutip nilai. Tetapi sementara itu mengatasi ketidakstabilan pertama, tes-tes berikut ini memungkinkan menunjukkan osilasi penuh pada arus yang lebih tinggi.$C_{iss}$

Kesimpulan saya adalah bahwa saya perlu menambahkan tahap driver antara op-amp dan MOSFET, menghadirkan resistansi efektif yang sangat rendah terhadap kapasitansi input MOSFET dan menggerakkan kutub yang diciptakannya jauh melebihi frekuensi 0dB dari op-amp. Tidak disebutkan dalam posting asli adalah bahwa saya memerlukan kecepatan yang cukup baik, katakanlah respon langkah 1μs, jadi menerapkan kompensasi berat ke op-amp untuk mencapai stabilitas bukanlah pilihan yang layak; itu hanya akan mengorbankan terlalu banyak bandwidth.

Jawaban ini tidak membahas bagaimana mengukur FET , karena tidak ada nilai nyata dalam melakukan hal itu. Karena kapasitansi merupakan parameter FET yang penting, pabrikan menyediakan data kapasitansi pada setiap lembar data yang pasti di hampir setiap situasi. (Jika Anda menemukan datasheet yang tidak memberikan data lengkap tentang kapasitansi, maka jangan gunakan bagian itu.) Mengingat data dalam datasheet, mencoba mengukur gerbang kapasitansi sendiri agak seperti mencoba mengambil gambar Yosemite sementara Ansel Adams ada di sana untuk memberi Anda foto yang dia ambil.$C_{\text{iss}}$

Apa yang berharga adalah memahami karakteristik , apa artinya, dan bagaimana mereka dipengaruhi oleh topologi sirkuit.$C_{\text{iss}}$

Fakta tentang , yang sudah Anda ketahui$C_{\text{iss}}$

• = C gs + C $C_{\text{iss}}$$C_{\text{gs}}$$C_{\text{gd}}$
• hampir nilai konstan, sebagian besar independen dari tegangan operasi.$C_{\text{gs}}$
• tidak berhubungan dengan dan tidak memiliki keterlibatan dengan efek Miller.$C_{\text{gs}}$
• adalah sangat berbanding terbalik tergantung pada V ds , dan dapat dengan mudah berubah dengan urutan besarnya sepanjang rentang tegangan operasi.$C_{\text{gd}}$$V_{\text{ds}}$
• adalah penyebab parasit dari efek Miller.$C_{\text{gd}}$

Interpretasi dari fakta-fakta yang tampaknya sederhana ini, tetapi halus dapat menjadi rumit dan membingungkan.

Klaim Liar dan Tidak Berdasar Mengenai - Untuk yang Tidak Sabar$C_{\text{iss}}$

Nilai efektif dari , dari bagaimana manifest, tergantung pada topologi sirkuit, atau bagaimana dan apa yang dihubungkan dengan FET.$C_{\text{iss}}$

• Ketika FET terhubung di sirkuit dengan impedansi di sumber, tetapi tidak ada impedansi di saluran, yang berarti bahwa saluran terhubung ke tegangan yang pada dasarnya ideal, diminimalkan. C gs hampir akan hilang, nilainya yang dibagi dengan FET transkonduktansi g fs . Daun ini C gd mendominasi nilai nyata dari C iss . Apakah Anda skeptis dengan klaim ini? Bagus, tapi jangan khawatir itu akan terbukti benar nanti.$C_{\text{iss}}$$C_{\text{gs}}$$g_{\text{fs}}$$C_{\text{gd}}$$C_{\text{iss}}$

• Ketika FET terhubung di sirkuit dengan impedansi di saluran, dan nol impedansi di sumber, dimaksimalkan. Nilai penuh C gs akan terlihat jelas, ditambah C gd akan dikalikan dengan g fs (dan tiriskan impedansi). Dengan demikian C gd akan mendominasi C iss (lagi), tapi kali ini, tergantung pada sifat dari impedansi di sirkuit menguras, bisa menjadi luar biasa besar. Halo dataran tinggi Miller!$C_{\text{iss}}$$C_{\text{gs}}$$C_{\text{gd}}$$g_{\text{fs}}$$C_{\text{gd}}$$C_{\text{iss}}$

Tentu saja, klaim kedua menggambarkan kasus penggunaan yang paling umum untuk FET hard switched, dan apa yang dibicarakan oleh Dave Tweed dalam jawabannya. Ini adalah kasus penggunaan yang umum sehingga produsen secara universal menerbitkan grafik Gate Charge-nya, bersama dengan sirkuit yang digunakan untuk menguji dan mengevaluasinya. Akhirnya menjadi kasus maksimum yang mungkin terburuk untuk .$C_{\text{iss}}$

Kabar baik di sini untuk Anda adalah bahwa jika Anda telah secara akurat ditarik skema Anda, Anda tidak perlu khawatir tentang dataran tinggi Miller , karena Anda memiliki kasus klaim pertama dengan minimal .$C_{\text{iss}}$

Beberapa Rincian Kuantitatif

Mari kita peroleh persamaan untuk FET yang terhubung seperti di sirkuit Anda. Menggunakan model AC sinyal kecil untuk MOSFET seperti model elemen 6 Sze:$C_{\text{iss}}$

^{mensimulasikan rangkaian ini - Skema dibuat menggunakan CircuitLab}

Di sini saya sudah dibuang elemen untuk , C bs (kapasitansi massal), dan R ds (drain ke sumber kebocoran), karena mereka tidak diperlukan di sini dan hanya hal-hal menyulitkan. Cari untuk Z g :$C_{\text{ds}}$$C_{\text{bs}}$$R_{\text{ds}}$$Z_g$

=gfsRsense+$\frac{V_g}{I_g}$ s C gs R $\frac{g_{\text{fs}} R_{\text{sense}}+1}{s \left(C_{\text{gd}} \left(g_{\text{fs}} R_{\text{sense}}+1\right)+C_{\text{gs}}\right)}$ $\frac{\frac{s C_{\text{gs}} R_{\text{sense}}}{g_{\text{fs}} R_{\text{sense}}+1}+1}{\frac{\text{Cgs} s C_{\text{gd}} R_{\text{sense}}}{C_{\text{gd}} \left(g_{\text{fs}} R_{\text{sense}}+1\right)+C_{\text{gs}}}+1}$

Sekarang, istilah fraksional kedua tidak melakukan apa-apa sampai frekuensi di atas 100 MHz, jadi kami hanya akan memperlakukannya sebagai satu kesatuan. Itu akan meninggalkan istilah fraksional pertama, istilah integrator, yang merupakan impedansi kapasitif. Kemudian atur ulang untuk mendapatkan efektif yang cocok dengan topologi:$C_{\text{iss}}$

= C gd ( g fs R sense + 1 ) + C $C_{\text{iss_eff}}$ atauC$\frac{C_{\text{gd}} \left(g_{\text{fs}} R_{\text{sense}}+1\right)+C_{\text{gs}}}{g_{\text{fs}} R_{\text{sense}}+1}$$\frac{C_{\text{gs}}}{g_{\text{fs}} R_{\text{sense}}+1}+C_{\text{gd}}$

$C_{\text{gs}}$$g{\text{fs}}$$R_{\text{sense}}$$C_{\text{gd}}$$R_{\text{sense}}$$C_{\text{iss}}$$C_{\text{gs}}$$C_{\text{gd}}$

$V_{\text{ds}}$$C_{\text{gs}}$$C_{\text{gd}}$$g_{\text{fs}}$$C_{\text{iss_eff}}$$35^{\circ }$

$V_{\text{ds}}$$C_{\text{gd}}$$C_{\text{iss_eff}}$

Mari kita lihat jawabannya. Saya akan menggunakan grafik Nichols di sini karena itu akan menampilkan loop terbuka dan respons loop tertutup secara bersamaan.

$V_{\text{ds}}$$35^{\circ }$

$V_{\text{ds}}$$-3^{\circ }$

$C_{\text{iss_eff}}$$75^{\circ }$

Kapasitansi gerbang MOSFET adalah topik yang lebih rumit daripada yang disadari banyak orang. Itu sangat tergantung pada kondisi operasi perangkat. Ini masuk akal - kapasitansi yang kita bicarakan memiliki gerbang itu sendiri sebagai satu pelat, yang merupakan struktur fisik tetap, tetapi "pelat" lainnya tidak hanya struktur sumber, saluran dan substrat di dekatnya, tetapi juga pembawa muatan yang mengalir dalam saluran source-to-drain, dan konsentrasinya sangat bervariasi.

$\frac{\Delta charge}{\Delta voltage}$

$C_{ISS}$$V_{GS}$

Jadi, untuk sepenuhnya mengkarakterisasi kapasitansi beban yang dilihat opamp Anda, Anda perlu menguji MOSFET dengan cara yang ditunjukkan pada Gambar 13, dengan tegangan bias yang sesuai pada gerbang dan tiriskan.

Anda dapat menghubungkan sumber, menghubungkan saluran ke tegangan bias yang diinginkan (dengan kapasitor besar - mungkin 1 uF keramik) di sumber-saluran) dan langsung mengukur kapasitansi gerbang dengan meter bertenaga baterai atau jembatan LCR. Lembar data Vishay mengatakan sekitar 0,7nF pada 30V dan 1nF pada 2V Vds (untuk Ciss).

Jika Anda tidak memiliki meteran C, gelombang persegi nilai yang cukup kecil (mungkin 0,5 volt) dapat diterapkan ke gerbang melalui resistor yang sesuai (mungkin 1K) dan Anda dapat mengamati waktu pengisian / pengosongan ke 1 / e dengan scope (x10 probe), lalu kurangi kapasitansi probe lingkup.