Kompensasi untuk tidak seimbang melalui hitungan dalam routing DDR3

Saya sedang mengerjakan tata letak DDR3 pada kecepatan clock 533Mhz dalam konfigurasi T yang seimbang. Saat ini saya tidak dapat merutekan alamat / baris ctrl dengan jumlah vias yang sama (+1 pada jumlah baris terbatas). Semua jalur telah dirutekan ke panjang yang sama dalam 20 mil.

Saya telah menghitung keterlambatan via saya sebagai 68 picoseconds yang sesuai dengan perbedaan seluruh cm dalam panjang efektif garis tersebut, kecepatan propagasi papan telah dihitung masing-masing 54ps dan 69ps per cm eksternal / internal. Pada 533Mhz, sinyal merambat 13,6 cm hingga 17 cm (tergantung pada lapisan internal / eksternal) dalam setengah siklus yang berarti sekitar 6-7% kemiringan untuk garis-garis tersebut.

Dapatkah saya mengandalkan DQS dan menulis kalibrasi leveling untuk menyerap perbedaan ini dalam panjang efektif atau haruskah saya mencukur satu cm dari garis dengan vias tambahan?

Keuntungan besar dari DDR3 dibandingkan DDR2 adalah bahwa hal itu memungkinkan bus alamat / ctrl untuk menggunakan topologi fly-by alih-alih seimbang T. Fly-by adalah topologi yang direkomendasikan dan termudah untuk DDR3. Balanced T masih memungkinkan untuk DDR3, tetapi tidak disarankan.

Menulis leveling dan membaca leveling seharusnya dapat mengatasi keterlambatan yang tidak cocok. Itu bukan masalah di sini. Masalah Anda sebagai gantinya akan refleksi tidak cocok, yang akan mempengaruhi integritas sinyal Anda.

Saya sarankan Anda memecahkan masalah dengan beralih ke topologi fly-by. Dijelaskan sedikit di sini: https://www.youtube.com/watch?v=7sxBBvF12JY