Saya memiliki chip RF switch yang dikendalikan oleh sinyal logika dengan level 0 V dan -3 V. Saya ingin mengontrol ini dari CPLD yang menghasilkan level CMOS +3,3 V biasa.
Area papan memiliki harga premium dalam desain ini karena saya mencoba untuk menggabungkannya dengan desain yang ada.
Konsumsi daya beberapa mA atau waktu switching selama 100 kita tidak akan menjadi masalah untuk rangkaian ini. Input kontrol chip RF hanya menyediakan sekitar 10 uA beban. Level logika yang dapat diterima berada dalam +/- 0,5 V dari nilai nominal. Saya dapat menangani solusi pembalik atau non-pembalik. Saya memiliki persediaan 3,3 dan -3,3 V.
Saya punya solusi "cukup bagus" untuk masalah terjemahan level, tetapi saya ingin tahu apakah ada solusi "terbaik" kanonik untuk masalah ini.
Edit
Untuk memperjelas persyaratan output, logika output tinggi harus antara -0,4 dan +0,6 V. Logika output rendah harus antara -3,5 dan -2,5 V.
sumber
Jawaban:
Ini harus baik-baik saja karena Anda hanya perlu respons 100 μs. Dengan impedansi keluaran 10 kΩ, beban 10 µA hanya akan menyebabkan 100 mV offset, yang sesuai dengan spesifikasi Anda.
Perhatikan bahwa ini terbalik, sehingga polaritas output CPLD perlu disesuaikan.
Ditambahkan:
Saya hanya memperhatikan bahwa mungkin Anda hanya ingin 0 hingga -3,3V output, bukan +3,3 hingga -3,3 V. Anda menyebutkan 0 hingga -3,3 terlebih dahulu, tetapi kemudian berbicara tentang ± 500 mV sebagai dapat diterima, jadi saya agak bingung. Bagaimanapun, ini adalah versi keluaran 0 hingga -3,3 V. Yang ini tidak terbalik.
sumber
Oke, seperti yang dijanjikan, ini milik saya:
mensimulasikan rangkaian ini - Skema dibuat menggunakan CircuitLab
Seperti yang saya sebutkan di komentar, ini sangat rumit, dibandingkan dengan Olin. Satu-satunya keuntungan yang dimilikinya adalah bahwa tegangan keluaran tidak naik di atas tanah dalam keadaan tinggi, yang bahkan tidak diperlukan untuk rangkaian saya (tetapi mungkin berguna dalam situasi lain).
Apa yang membuatnya bekerja sama sekali, adalah menggunakan pasangan gratis dengan resistor bias terintegrasi, seperti MUN5311DW1 . Ini menempatkan R1, R2, R3, R6 dan kedua BJT ke dalam paket SC-70 (2 x 2 mm) tunggal, dengan harga di bawah $ 0,05 volume (ke kebisingan untuk tujuan saya). Di bawah nomor bagian NSBC114EPDP6T5G, chip dapat dimiliki dalam 1 x 1 mm SOT-963.
Saya pikir sirkuit ini sebenarnya cocok dengan jejak yang sedikit lebih kecil daripada Olin, karena berkurangnya diskrit eksternal. Kecuali saya dapat menemukan BJT dengan emitor resistor terintegrasi.
Gagasan Russell tentang hanya menggunakan zener dan resistor mungkin memenangkan hadiah jejak kaki, tapi sayangnya saya tidak punya waktu untuk "bermain sedikit" untuk menemukan nilai zener yang benar pada proyek khusus ini.
sumber