Saya membaca tentang 10Gb / s Ethernet PHY untuk Altera FPGAs (datasheet di sini ). Saya terkesan mengetahui bahwa, pada tingkat perangkat keras, 10Gb / s dilakukan secara serial .
Secara naif, saya akan berpikir untuk melakukan 10Gb / s secara serial, kita membutuhkan clock 10GHz. Namun, 10GHz tampaknya sangat tinggi untuk sebuah jam, dan lembar data tidak menentukan jam 10GHz di mana pun.
Bagaimana komunikasi serial 10Gb / dtk dilakukan? Jam apa yang mendorong transfer semacam itu?
serial
ethernet
clock-speed
Randomblue
sumber
sumber
Jawaban:
Pada bagian Altera Anda memberikan beberapa jam dasar referensi seperti 156.25Mhz. Kemudian bagian transceiver memiliki PLL yang membawa frekuensi hingga saya pikir setengah laju. Jadi itu akan menjadi 5 Ghz untuk untuk tautan 10Gb / s. Atau mungkin lebih rendah jika alih-alih memiliki satu tautan 10Gb / s, Anda memecahnya menjadi 4 jalur seperti yang kami lakukan untuk antarmuka XAUI. Jam itu dan data paralelnya dimasukkan ke dalam serializer dan keluar datang 10Gb / s data serial. Itulah intinya. Anda dapat membaca lebih lanjut tentang bagaimana transceiver Altera bekerja di sini .
Inilah potongan dari dokumentasi mereka.
sumber