(Pertanyaan ini muncul pada saya sebagai akibat dari pertanyaan yang berbeda di sini.)

Saya biasanya cerewet menggunakan kapasitor decoupling dekat semua pin daya pada IC, besar dan kecil, analog atau digital. Saya juga menggunakan power dan ground plane dalam desain PCB jika memungkinkan. Secara umum, saya mencoba menggunakan "praktik yang baik" untuk mendapatkan desain yang andal dan andal. Dan, sejauh yang saya tahu, saya sudah berhasil.

Pertanyaannya adalah, apa saja indikator decoupling yang tidak memadai. Misalkan saya memutuskan untuk tidak memasukkan tutup bypass pada pin daya mikrokontroler atau transceiver BISA, atau sesuatu yang lain.

Ada beberapa indikator yang jelas seperti pengaturan ulang mikrokontroler secara spontan, tetapi pasti ada masalah yang lebih halus yang bahkan mungkin tidak saya lihat, atau mungkin tidak dikaitkan dengan decoupling yang tidak memadai.

Gejala-gejalanya adalah bahwa sebagian besar waktu semuanya akan baik-baik saja, kecuali kadang-kadang mungkin tidak. Ini bisa bergantung pada data dan sangat sulit untuk mereproduksi.

Pikirkan tentang apa yang terjadi. Beberapa chip tiba-tiba meningkatkan permintaan saat ini. Itu menyebabkan voltase daya langsung turun ke tingkat di mana operasi yang benar tidak lagi dijamin. Bahkan jika tidak, perubahan tegangan daya yang cepat dapat menyebabkan masalah.

Sangat sulit untuk memprediksi apa sebenarnya masalah itu dan pada ambang tegangan atau turunan tegangan apa itu terjadi. Jalur data dapat sementara ditafsirkan dalam kondisi yang salah. Flip-flop bisa terbalik. Kamu tidak tahu. Apa pun yang terjadi juga merupakan fungsi dari suhu, bahkan pemanasan mati yang tidak merata. Cobalah mereproduksi dengan tepat dari satu tes ke yang berikutnya.

Jadi intinya adalah hal-hal bisa menjadi serpihan. Mungkin. Terkadang.

Masalah yang Anda dapatkan akan sangat bervariasi tergantung pada sirkuit yang digunakan dan IC yang digunakan. Saya pikir taruhan terbaik Anda bukan untuk mencari perilaku bermasalah menentukan rangkaian tetapi untuk hanya memeriksa langsung tegangan Anda Vcc-GND pada ruang lingkup Anda sedekat mungkin ke pin IC Anda.

Selama operasi, Anda akan melihat garis datar (tegangan DC murni). Jika Anda mendapatkan riak, ini adalah petunjuk bahwa decoupling Anda tidak cukup. Anda harus memperhatikan tegangan untuk semua keadaan yang dapat dimiliki sirkuit Anda dan untuk jangka waktu yang lama. Riak dapat muncul secara berkala selama transmisi digital hanya sebagai contoh. Juga, Anda harus mengulangi pengukuran ini untuk semua IC pada PCB Anda, bahkan jika mereka berada di bus daya yang sama.

Frekuensi riak sangat penting karena akan memberi tahu Anda kapasitor jenis apa yang Anda perlukan untuk melemahkan riak khusus ini. Sebagai contoh, riak frekuensi rendah (di bawah 1 kHz) akan disaring dengan mudah dengan Kapasitor Aluminium, sementara riak frekuensi tinggi (100 kHz atau 1 Mhz) akan lebih mudah disaring oleh kapasitor film atau kapasitor keramik.

Amplitudo riak akan memberi Anda gambaran tentang seberapa jauh Farad kapasitor decoupling Anda.

Saya pikir metode ini adalah yang terbaik untuk memastikan sirkuit Anda tidak menderita decoupling yang buruk daripada mencari perilaku sirkuit yang aneh / tidak konsisten.

Saya punya jawaban yang lebih mudah dan lebih pendek:

Ketika Anda memiliki kekuatan yang tidak memadai, Anda akan mendapatkan semua jenis masalah aneh yang biasanya tidak berhubungan satu sama lain dan pada pandangan pertama sepertinya tidak mungkin untuk dijelaskan.

Jawaban ini memiliki 4 bagian: jitter, power-gate-driver, ADC, dan dataeye / PAM settling.

Spesifikasi jitter Anda tidak akan dapat dicapai, dan pemutaran audio Anda akan 'berisik'. Phasenoise Anda (alias jitter) tidak akan dapat dicapai, dan tautan nirkabel Anda bahkan mungkin tidak disinkronkan; bit-error atau tingkat kesalahan paket Anda tidak dapat diterima; tautan nirkabel dupleks Anda (dimaksudkan untuk memungkinkan pengiriman dan penerimaan bersamaan) akan layak karena pemancar yang dekat akan secara langsung memasuki bagian spektrum yang direncanakan untuk penerima.

Untuk Power Driver ICs, mengingat lama GND dan VDD, perkirakan rel awalnya runtuh dan kemudian berdering ke atas, jauh di atas VDD. Dengan 5 atau 10 volt, diberikan 3cm kawat dalam sadapan dari Cbypass yang bukan permukaan, atau tanpa adanya Ground Plane.

^{mensimulasikan rangkaian ini - Skema dibuat menggunakan CircuitLab}

Jadi ............ penghancuran diri adalah hasil dari kapasitor bypass non-lokal.

Rangkaian resonan adalah induktansi utama, dan C_well_substrate on-chip yang jauh lebih kecil daripada Cbypass PCB.

[sunting] Mengenai OpAmps dan ADC: Pengukuran Anda akan menampilkan SPREAD KODE yang luas. Opout Vout Anda tidak akan pernah puas, karena VDD mereka berdering pada frekuensi tinggi dan langsung muncul di Vout OpAmp, untuk didigitalkan oleh ADC.

DataEye Anda akan gelisah, berisik, dengan atasan non-datar, sehingga Inter Simbol Interferensi tak henti-hentinya karena VDD tidak pernah sepi, tidak pernah tenang, dan bahwa riak VDD meledak melalui OpAmps ke sinyal Anda karena OpAmps memiliki 0dB PSRR yang tinggi (dering kapasitor-lead) frekuensi.

Kualitas Pasokan, Integritas Sinyal, dan margin to error!

Jika Anda sudah tahu apa arti DVT dan melakukan DFM, DFT, dan DVT yang ketat pada spesifikasi desain, maka mungkin Anda ingin mempertimbangkan untuk menambahkan pengujian keandalan kerentanan dalam rencana Uji Validasi Desain Anda. Ini termasuk: memaksa tegangan suplai ke +/- batas 10% dan mengubah frekuensi kristal +/- batas untuk mencari kesalahan fungsional (alias uji plot Schmoo). - Anda melakukan hal yang sama dengan hi / lo Temp dan RH% tinggi sambil menyuntikkan noise pulsa 1A menggunakan loop di atas chip, mencari trek impedansi tinggi dengan sumber impedansi tinggi yang tidak dapat menekan noise yang digabungkan.
- Anda dapat mengendus papan dengan kabel ground probe yang disingkat menjadi ujung dan mencari penganalisa spektrum atau ruang lingkup dengan sensitivitas maksimal mencari noise dan kemudian menyuntikkan noise menggunakan loop ukuran yang sama dari generator pulsa DIY 1 amp mencari masalah fungsional.

Sama seperti memprediksi kapan kaca akan pecah, sistem biner dalam dunia analog bekerja dengan sempurna sampai pecah.

Untuk memahami margin kesalahan simtomatik, kita harus memahami dari mana suara datang dan pergi.

KEBISINGAN dapat diukur dengan tepat dan margin to error ditentukan.

• Sumber: dengan Konduksi, Induksi atau kopling C
  • $V=Ldi/dt$$I_c=CdV/dt$$t_R$$t_D$ di trek.

    • ESD ke frame gnd juga EMI yang berpasangan sebagai ground shift atau gangguan sinyal.

• tujuan: dengan Konduksi, Induksi atau kopling C
  • PSRR: Setiap gerbang memiliki zona linier tetapi tidak seperti Op Amps dengan bias sumber saat ini, rasio penolakan derau suplai adalah nonlinier dan hanya penting selama pergantian ketika kedua driver Nch dan Pch aktif dan tidak hanya menyuntikkan suara dari kedua rel tetapi melakukan kebisingan dari baik rel ke output. Derau suplai diferensial antara pengirim dan penerima menyiratkan pergeseran ambang batas untuk titik transisi puncak dalam waktu yang menentukan apakah beberapa transisi mungkin melalui gerbang atau tidak. Ketika sakelar beroperasi sepenuhnya, impedansi trek / reaktansi mungkin jauh lebih tinggi daripada impedansi driver yang bervariasi dari 22 hingga 33 atau 50 +/- 20% Ohm untuk keluarga logika tegangan yang berbeda. (> 300 Ohm untuk seri CD4000 lawas)

Arus yang diinduksi oleh loop sinyal besar alih-alih didorong melalui Tutup terdekat ke Vss: pesawat Vdd (pesawat induktansi rendah)

Kita dapat memprediksi semua hasil komunikasi biner sebagai sinyal analog terhadap noise, SNR, dengan fungsi probabilitas atau tingkat kesalahan bit. (BER).

• Jadi apa SNR Logika?

  • 40dB baik (<1% Vpp), 30 dB adil, 20 dB buruk (10% Vpp)

• Apakah ada tingkat kesalahan bit untuk sinyal logika?
  • Ya tetapi biasanya sangat besar, sampai Anda tidak mengikuti Aturan Desain untuk Power / ground Planes dan decoupling cap. Maka dapat menjadi praktis kecil jika Anda mengabaikan decoupling atau terlalu rumit untuk menghitungnya sehingga Anda selalu mengujinya untuk margin sebelum masuk ke produksi kritis di mana biaya kegagalan tinggi.
  • Apa sinyalnya?
  • Vss, Vdd masing-masing diperlakukan sebagai sinyal ke beberapa titik referensi di dekat chip penerima atau pengirim.
  • Apa itu Kebisingan?
  • Gangguan yang cukup kecil yang tidak mudah dilihat tetapi cukup besar untuk membuat desain Anda gagal, tepat setelah Anda mengirimkannya. ;) setara dengan "Meniup raspberry"
  • Pada dasarnya apa pun yang bukan merupakan sinyal gelombang datasheet.
  • Apa ambang input?
  • sekitar Vss / 2 +/- x% atau 1.3V untuk 74HCTxx dan RS-232 (ya itu benar)
  • $V_{oh(min)}$$V_{ol(max)}$
  • $RdsOn$
  • $V_{oh(min)}$$V_{ol(max)}$
  • dengan demikian kita melihat ada margin Noise yang melekat dalam desain Logika dengan perbedaan antara level-level ini dan ambang saklar input Vth yang sebenarnya. Untuk TTL Anda dapat mengukur ini pada input mengambang dengan probe ke ground. Untuk CMOS Anda dapat menguji gerbang mana saja dengan umpan balik negatif R seperti 1Mohm dan amati ini sebagai ambang batas input di wilayah linier dengan kenaikan tegangan minimal 10 per gerbang internal. Gerbang NAND adalah 3 tahap inversi sehingga memiliki gain linier> 1k. Ini benar di semua keluarga CMOS, yang telah saya lihat.

^{mensimulasikan rangkaian ini - Skema dibuat menggunakan CircuitLab}

Tidak ditampilkan adalah ESR 100 ohm dari dioda dan kapasitansi input dan banyak detail lainnya.

Ada alasan yang sangat baik untuk menggunakan daya yang terpisah dan bidang tanah sedekat mungkin untuk meningkatkan kapasitansi di antaranya. Induktansi persegi sama untuk seluruh PCB atau kapasitor chip kecil. Ada alasan bagus untuk memilih 0,01 uF lebih dari 0,1 uF dan sebaliknya jika Anda memilih keramik, SRF dengan arus jam sinkron dan tata letak trek. Anda dapat menilai masalah kebisingan Anda dengan mengendus dengan loop ruang lingkup dan mengukur integritas sinyal suplai tanpa klip ground menggunakan koneksi ujung dan laras 1cm pada probe 10: 1> 300MHz.

Belajarlah untuk menguji Noise Margin Anda di setiap desain

• biasanya direncanakan di DVT bahkan jika Anda memiliki banyak pengalaman EMI. Dengan jarak dekat (1 cm) Uji mengendus RF dan injeksi derau.

Ingat dalam tata letak Anda bahwa jarak loop tidak hanya menentukan lintasan induktansi tetapi area loop menentukan tingkat kebisingan bidang EH.

Gejala fungsional kesalahan noise logika adalah sesuatu yang tidak terduga, ketika Anda tidak mengharapkannya