Apa tujuan dari waktu pengambilan sampel ADC?

11

Saya mencoba memahami penggunaan waktu pengambilan sampel ADC?

ADC I memiliki waktu sampling yang dapat diprogram, yaitu 100nsec / 500nsec dan 1uSec. Apa kasus penggunaan utama dari waktu pengambilan sampel yang lebih lama, mengapa Anda tidak menggunakan 100nsec untuk setiap sinyal?

[Saya juga mendengar kadang-kadang waktu pengambilan sampel disebut dengan nama alternatif. Saya tertarik pada sampel rangkaian dan menahan waktu sebelum konversi]

Pertanyaan tambahan: apa yang terjadi jika sinyal berubah dalam amplitudo selama waktu pengambilan sampel? Jika jatuh atau naik? Apakah ADC mengambil posisi terakhir dari sinyal atau apakah itu menghasilkan semacam rata-rata? Jika rata-rata, apa dasar untuk ini, bagaimana cara kerjanya?

Karakteristik ADC:

Kapasitor: min 4pF, maks: tbd

saklar resistensi: 1,5Km min, maks 6k

waktu pengambilan sampel: 100nsec, 500nsec (ada opsi yang lebih panjang tetapi tidak relevan)

Ktc
sumber
1
Tautan ke lembar data untuk ADC Anda akan sangat membantu.
The Photon

Jawaban:

7

Banyak sirkuit input ADC akan menghubungkan kapasitor dengan status pengisian yang tidak dapat diprediksi ke input yang akan mereka sampel. Jika input adalah sumber impedansi yang sangat rendah dan tidak akan "bergerak", ini tidak akan menimbulkan masalah; bahwa kapasitansi akan dengan cepat cocok dengan tegangan pada input Jika input adalah sumber impedansi sedang tetapi memiliki kapasitansi sangat rendah, menghubungkan kapasitansi dapat mengganggu tegangan pada input, tetapi tegangan pada input relatif cepat kembali ke nilai yang benar. Jika input adalah sumber impedansi tinggi atau sedang dan memiliki sejumlah besar kapasitansinya sendiri (misalnya untuk 12-bit ADC, itu melebihi kapasitansi pengambilan sampel dari ADC dengan faktor beberapa ribu), dan jika pembacaan tidak diambil terlalu sering, kapasitor besar dapat dianggap sebagai sumber impedansi rendah yang tidak akan "

Jika ADC menunggu cukup lama antara menghubungkan kapasitansi input dan membaca, gangguan apa pun yang disebabkan oleh pengalihan kapasitansi input kemungkinan akan hilang. Di sisi lain, ada beberapa situasi di mana waktu penyelesaian seperti itu tidak diperlukan tetapi pembacaan cepat diperlukan. Membuat waktu akuisisi dapat diprogram memungkinkan kedua jenis situasi untuk diakomodasi.

supercat
sumber
Ini adalah hal yang sama yang saya coba sampaikan pada jawaban saya (yang dihapus), tetapi Jason sangat tidak setuju dengan saya. Mungkin aku hanya tidak cukup detail atau menjelaskannya dengan cara yang tidak masuk akal.
Kellenjb
Jawaban Jason sepertinya cukup bagus. Saya tidak dapat melihat komentar Anda tentang hal itu.
supercat
@Kellenjb: Saya akan membatalkan penghapusan; Saya tidak setuju dengan ide umum, hanya dengan beberapa detail. (yang saya pikir Anda dapat memperbaikinya dengan beberapa pengeditan kecil)
Jason S
5

Saya berasumsi Anda berbicara tentang ADC yang memiliki kapasitor sampling (mis. ADC aproksimasi berturut-turut, yang merupakan jenis yang paling umum).

Jika Anda berbicara tentang ADC dengan built-in multiplexer, waktu pengambilan sampel sangat penting, karena memungkinkan tegangan pada kapasitor sampling ADC untuk menetap setelah beralih dari saluran sebelumnya. (Lebih lanjut tentang masalah ini dalam entri blog yang saya tulis .)

Jika Anda berbicara tentang ADC dengan saluran tunggal, waktu pengambilan sampel masih penting, meskipun pengambilan sampel hanya satu sinyal, karena tegangan pada kapasitor sampling ADC perlu mengejar sinyal itu ketika terhubung kembali ke input , dan dibebankan dari tegangan sebelumnya ke tegangan baru. Jika Anda memiliki sinyal input bandwidth lambat, ini bukan masalah besar, tetapi jika Anda memiliki sinyal input yang relatif cepat berubah, Anda perlu memastikan kapasitor sampel menangkapnya, dengan memberikan waktu pengambilan sampel yang cukup.


Contoh yang lebih rinci untuk ADC sinyal tunggal:

Bandingkan frekuensi sinyal Anda dengan frekuensi sampling. Katakanlah itu gelombang sinus 10kHz melalui frekuensi sampling 100kHz. Itu pergeseran fase 36 derajat antara sampel. Kasus terburuk adalah ketika sinyal Anda melewati nol (sama seperti panjang hari berubah paling cepat di titik balik daripada di titik balik matahari); sin (+18 derajat) - sin (-18 derajat) = 0,618. Jadi jika Anda memiliki gelombang sinus amplitudo 1V (mis. -1V ke + 1V, atau 0 hingga 2V jika diimbangi), perbedaan antara sampel bisa setinggi 0,618V.

Ada resistansi bukan nol antara pin input dan kapasitor sampling ADC - minimal, itu resistansi sakelar pengambilan sampel, tetapi juga dapat mencakup resistansi eksternal jika Anda memilikinya; itu sebabnya Anda hampir selalu harus menempatkan setidaknya beberapa kapasitor penyimpanan lokal di input ADC pengambilan sampel. Hitung konstanta waktu RC dan bandingkan dengan waktu pengambilan sampel untuk melihat penurunan tegangan transien setelah menghubungkan kembali kapasitor sampling ke tegangan input. Misalkan waktu pengambilan sampel Anda adalah 500nsec dan konstanta waktu RC yang dimaksud adalah 125nsec, yaitu, waktu pengambilan sampel Anda adalah 4 konstanta waktu. 0,618V * e ^ (- T / tau) = 0,618V * e ^ (- 4) = 11mV -> tegangan kapasitor sampling ADC masih 11mV mati dari nilai akhirnya. Dalam hal ini saya akan mengatakan waktu pengambilan sampel terlalu pendek. Secara umum Anda harus melihat jumlah bit ADC dan menunggu sesuatu seperti konstanta waktu 8 atau 10 atau 12. Anda ingin tegangan transien berkurang hingga kurang dari 1/2 LSB ADC.

Semoga itu bisa membantu ....

Jason S
sumber
Terima kasih. Sistem saya mungkin multiplexing karena mesin ADC tunggal dengan beberapa saluran. Namun use case khusus saya tertarik adalah situasi saluran tunggal. Saya tidak menggunakan multiplexer. Saya mencoba membangun model mental untuk semuanya sehingga saya bisa mengetahui kasus sudut seperti jika sinyal berkurang dengan cepat selama waktu sampel, apa yang terjadi?
Ktc
Saya akan mengedit untuk memberikan contoh.
Jason S
Blog yang bagus. Saya perlu berpikir tentang filter RC di depan ADC saya, tidak ada di sana sekarang :(
Ktc
1
jadi katakanlah maks RC = 6K * (4pf * 2) = 48nsec. Anda pasti tidak ingin menggunakan waktu sampling 100nsec, lalu; itu hanya 2 * tau. (Atau bahkan 4 * tau jika kapasitansi sampel mereka sebenarnya 4pF.) Namun, waktu pengambilan sampel 500nsec, adalah 10,4 tau yang akan baik untuk ADC 12-bit. (e ^ 10.4 = 33000 = cukup untuk 14-bit ADC sejak 2 ^ 14 = 16384) Adapun RC eksternal ....
Jason S
1
Saya melakukan riset dan beberapa catatan aplikasi TI merekomendasikan cap menjadi 20x dari tutup ADC internal. Saya melakukan lebih banyak riset dan berbicara dengan orang-orang ST dan tampaknya kasus terburuk 1,5K / 8pf yang keluar menjadi konstanta waktu 8,3 (hanya cukup untuk 12 bit). Pertanyaan terakhir adalah dapatkah saya menggunakan 50 ohm dan 160pf untuk filter RC?
Ktc