Mengapa regulator LDO mengalami penurunan tegangan yang begitu besar?

Mengapa regulator linier LDO tidak menggunakan MOSFET sebagai komponen utama untuk dapat memiliki angka putus sekolah minimal = 0 (yah, tergantung pada saat ini, pasti masih beberapa mV)?

Atau bisakah orang berharap untuk membangun regulator 0-dropout berdasarkan MOSFET dan opamp?

Ada yang regulator dengan putus tegangan mendekati 0 mV. Periksa gambar 5 di halaman 6 dalam TPS73101, Bebas Cap, NMOS, 150mA Regulator Dropout Rendah dengan Perlindungan Arus Balik .

Contoh lain adalah LTC1844 - 150 mA, Micropower, Low Noise, VLDO Linear Regulator .

Masalah dengan regulator pada tegangan drop out yang rendah adalah bahwa di wilayah tersebut mereka memiliki parameter jelek (jalur / beban regulasi dan PSRR ).

Mengenai bagian apakah mungkin untuk membangun regulator tersebut dengan op-amp dan perangkat MOS yang terpisah - ya, itu mungkin. Anda harus menggunakan PMOS dan menjaga stabilitas (tidak mudah untuk membuat loop umpan balik stabil dalam konfigurasi seperti itu).

Jika Anda menginginkan LDO super-rendah, Anda memerlukan perangkat dengan tegangan saturasi input-to-output yang sangat rendah (yaitu FET) dan beberapa cara agar tegangan kontrol lebih tinggi daripada input.

Menggunakan BJT akan selalu membatasi Anda ke $V_{CE}$tegangan saturasi, ditambah Anda perlu arus basis yang cukup untuk memastikan transistor akan menyala sepenuhnya saat diperlukan. Juga$V_{BE}$tegangan harus diperhitungkan. Jika basisnya 1V di bawah kolektor, maka emitor harus lebih dari 1V +$V_{BE}$ menurunkan.

Jika Anda menggunakan FET N-channel sebagai elemen pass seri, Anda perlu mendapatkan gerbang yang cukup tinggi di atas sumber agar FET dapat beroperasi sepenuhnya. Banyak FET tingkat logika membutuhkan lebih dari satu volt. Banyak FET dengan bagus$R_{DS(on)}$perlu lebih tinggi dari itu. Jika Anda mengikat gerbang ke tegangan input, misalnya, Anda dapat mengharapkan bahwa$V_{GS}$ ambang tegangan akan turun melintasi MOSFET, menjadikannya LDO 'lossy' sesuai definisi pertanyaan Anda.

LDO diskrit menggunakan FET dan driver yang dapat sepenuhnya mengaktifkan MOSFET (yaitu tegangan gerbang lebih tinggi daripada tegangan input) akan memungkinkan Anda membuat LDO yang hanya akan memiliki rangkaian $R_{DS(on)}$kerugian, secara teoritis. Tetapi sekali lagi, jika Anda sudah memiliki rel yang lebih tinggi tersedia, mengapa tidak menggunakannya sebagai input regulator dan berhenti mengkhawatirkan LDO super-rendah?

Beberapa LDO menggunakan MOSFET eksternal:

http://www.micrel.com/page.do?page=/product-info/products/mic5156.shtml

Saya merancang rangkaian pengatur linear LDO diskrit menggunakan n-channel MOSFET untuk menghasilkan tegangan negatif. Ini 22 tahun yang lalu, dan saya menerbitkannya di majalah elektronik yang diatur untuk mengisi baterai SLA pada 13,8 volt.

Ribuan dibangun dalam satu atau lain bentuk, dan saya tidak memiliki masalah stabilitas. Rangkaian sederhana yang lama ini dapat dikonfigurasikan dengan FET saluran-p dan tegangan output yang lebih rendah dan hari ini penurunan akan dibatasi oleh MOSFET rendah pada resistansi. Bagian SMD berarti bahwa diskrit bukanlah penalti, jadi saya tahu bahwa penurunan sangat rendah sekarang dimungkinkan.