Karakterisasi kapasitor bypass

Saya membaca beberapa posting termasuk topi Decoupling serta catatan aplikasi ini Xilinx Power Distribution Network .

Saya punya pertanyaan tentang nilai kapasitor dalam sistem distribusi daya. Sayangnya saya percaya bahwa saya harus memberikan sedikit latar belakang sebelum saya dapat mengajukan pertanyaan ini.

Sebagaimana dinyatakan dalam posting forum dan aplikasi perhatikan geometri fisik kapasitor menentukan induktansi diri. Dalam kasus decoupling kapasitor dapat dimodelkan sebagai catu daya kecil dengan resistansi internal, induktansi dan kapasitansi. Dalam domain frekuensi pandangan impedansi internal kapasitor adalah "palung" di mana awal (nol) palung ditentukan oleh nilai kapasitansi dan ujung (kutub) berasal dari induktansi parasit. Titik terendah palung ditentukan oleh resistensi parasit atau nilai terendah dari frekuensi resonansi kombinasi LC dari kapasitor / nilai induktansi parasit (mana yang menghasilkan impedansi lebih tinggi).

Berikut ini adalah gambar yang menggambarkan karakteristik kapasitor

masukkan deskripsi gambar di sini

di sini adalah persamaan untuk frekuensi resonansi. kasih sudah menangkap Olin itu

\frac{1}{2 π \sqrt{L. \times C}}

$\frac{1}{2\pi \sqrt{L \times C}}$

Dengan alasan ini orang dapat memilih kapasitor ukuran terbesar dalam ukuran paket yang diberikan, misalnya 0402, dan sifat-sifat kutub tidak akan berubah dan hanya nol yang akan dipindahkan ke frekuensi yang lebih rendah (dalam gambar, kemiringan ke bawah akan menjadi dipindahkan ke kiri untuk nilai kapasitor besar) yang memungkinkan lebar pita frekuensi untuk dilewati. Tiang resonan yang mendefinisikan bagian atas kapasitor harus mencakup kapasitor nilai lebih tinggi dari ukuran paket yang sama.

Kemudian dalam catatan aplikasi ada bagian yang disebut "Penempatan Kapasitor" di mana, seperti yang dijelaskan dalam respons Olin, efektivitas kapasitor tidak hanya menyangkut induktansi topi, tetapi juga ada hubungannya dengan penempatan tutup . Dalam istilah sehari-hari masalahnya adalah ini: Ketika sebuah IC mulai menarik lebih banyak daya, tegangan mulai melorot, waktu yang dibutuhkan untuk melorot agar dilihat oleh kapasitor decoupling ditentukan oleh kecepatan rambat dari bahan yang sinyal (tegangan) drop) harus bepergian, pada dasarnya lebih dekat lebih baik. Contoh dilakukan dalam catatan aplikasi yaitu sebagai berikut

0.001uF X7R chip keramik kapasitor, paket 0402 Lis = 1,6 nH (induktansi teoritis dari kedua induktansi diri parasit, dan induktansi papan)

F r saya s = \frac{1}{2 π \sqrt{L. \times C}}

$Fris = \frac{1}{2\pi \sqrt{L \times C}}$

F r saya s = \frac{1}{2 π \sqrt{1.6 \times 10^{-} 9 \times 0,001 \times 10^{-} 6}} = 125.8 M. H z

$Fris = \frac{1}{2\pi \sqrt{1.6\times10^-9 \times 0.001\times10^-6}} = 125.8MHz$

Periode frekuensi ini adalah Tris

T r saya s = \frac{1}{F r saya s}

$Tris = \frac{1}{Fris}$

T r saya s = \frac{1}{125.8 \times 10^{6}} = 7.95 n s

$Tris = \frac{1}{125.8\times10^6} = 7.95ns$

Agar sebuah kapasitor menjadi efektif, ia harus mampu merespons lebih cepat daripada tegangan yang dapat melorot pada pin. Jika sag tegangan terjadi lebih cepat dari 7,95 ns daripada akan ada beberapa waktu antara kemiringan pada pin dan kapabilitas kapasitor untuk merespons kemiringan yang bermanifestasi dalam lonjakan tegangan, kemungkinan dapat menurunkan tegangan ke titik berwarna cokelat, atau mengatur ulang. Agar kapasitor tetap efektif perubahan voltase harus terjadi pada kecepatan yang lebih lambat maka sebagian kecil dari periode resonansi (Tris). Untuk mengukur pernyataan ini, waktu respons efektif yang diterima dari sebuah kapasitor adalah 1/40 dari frekuensi resonansi, sehingga frekuensi efektif kapasitor ini benar-benar

E f f e c t saya v e F r saya s = \frac{125.8 \times 10^{6}}{40} = 3.145 M. H z

$Effective Fris = \frac{125.8\times10^6}{40} = 3.145MHz$

atau kapasitor akan dapat menutupi penurunan yang terjadi selama periode 0,318uS.

E f f e c t saya v e T r saya s = \frac{1}{3.145 \times 10^{6}} = 0,318 kamu s

$Effective Tris = \frac{1}{3.145\times10^6} = .318us$

Sayangnya kapasitor biasanya tidak dapat ditempatkan di atas pin sehingga ada penundaan lain yang disumbangkan oleh bahan yang terdiri dari PCB. Penundaan ini dapat dimodelkan sebagai kecepatan rambat materi. Dalam catatan aplikasi kecepatan propagasi dielektrik FR4 standar adalah 166ps per inci.

Dengan menggunakan periode resonansi efektif (Tris) dari atas dan kecepatan rambat bahan, kita dapat menemukan jarak di mana kapasitor tetap efektif di Fris Efektif.

D saya s t Sebuah n c e (x) = \frac{t saya m e (t)}{s hal e e d (\frac{t}{x})}

$Distance(x) = \frac{time(t)}{speed(\frac{t}{x})}$

D saya s t Sebuah n c e (x) = \frac{0,318 \times 10^{-} 6}{1.66 \times 10^{-} 12} = 1.20 saya n

$Distance(x) = \frac{.318\times10^-6}{1.66\times10^-12} = 1.20in$

Akhirnya saya bisa menanyakan pertanyaan saya!

Karena ukuran paket adalah bagian dari penutup yang mengurangi kutub atau batas atas impedansi catu daya yang dimodelkan, maka tidak masalah jika saya menggunakan paket 0.001uF tutup 0402, atau kapasitor 0.47uF Paket 0402. Metode yang lebih baik untuk menentukan Kerutan tutup adalah untuk menemukan frekuensi di mana resistansi internal atau kapasitansi efektif berpotongan dengan kutub (titik mana yang lebih tinggi). Apakah ini benar? atau adakah faktor lain yang belum saya pertimbangkan?

capacitor frequency decoupling-capacitor Dave
sumber

Wow! Dan kemudian katakan kita hanya menempatkan batas 100nF :-)

Federico Russo

Perhitungan frekuensi resonansi Anda tidak memiliki akar kuadrat. Itu harus F = 1 / (2 Pi sqrt (LC)).

Olin Lathrop

Ukuran itu penting. Tutup 1nF mungkin tidak memiliki energi yang cukup untuk menjembatani penurunan. Anda harus tahu jenis arus apa yang menyebabkan penurunan dan durasinya.

stevenvh

@Olin Lathrop. Terima kasih! Nah reputasi mengalahkan saya lagi, tidak dapat mengedit posting tanpa 10 ... jika saya sampai di sana, saya akan memperbaikinya.

Dave

@Dave: "waktu respons efektif yang diterima dari sebuah kapasitor adalah 1/40 dari periode resonansi", tetapi kemudian Anda membagi frekuensi dengan 40. Membagi periode = mengalikan frekuensi.

Federico Russo

Buku elektronik favorit saya adalah " Desain Digital Kecepatan Tinggi: A Handbook Of Black Magic ". Saya sangat merekomendasikan buku ini. Tampaknya mahal, tetapi benar-benar bernilai uang. Buku ini memiliki 12 halaman tentang memilih topi pintas! Penulis, Howard Johnson, juga mengajar beberapa kelas dengan topi decoupling sebagai salah satu topik.

Beberapa hal penting yang saya pelajari selama bertahun-tahun, dan telah didukung oleh buku ini, adalah bahwa "praktik standar" dengan tutup pelepasan hampir selalu salah dan ada lebih banyak seni daripada sains dalam hal memilih dan mengarahkannya .

Ada banyak perhitungan yang dapat Anda lakukan terkait dengan decoupling cap, tetapi banyak dari mereka tidak akurat karena banyak hal. Tutupnya sendiri sangat bervariasi (terutama tutup dielektrik yang lebih tinggi seperti X7R). Tata letak PCB mengubah banyak hal (dan Anda harus berpikir dalam 3-D untuk yang satu ini). Suhu dan tegangan akan mengubah perilaku tutupnya. Tutup tunggal akan berperilaku sebagai "tutup pemulusan catu daya" dan "tutup pemintas pengembalian sinyal AC". Dll

Apa yang dilakukan Johnson adalah, setelah banyak percobaan, menemukan bahwa induktansi adalah faktor yang paling penting dan itu membanjiri hampir setiap pertimbangan lainnya. Jadi tujuan ketika memilih dan menempatkan topi decoupling adalah menggunakan banyak topi fisik kecil, dengan nilai praktis tertinggi, dan merutekan mereka sehingga total induktansi serendah mungkin.

Idealnya adalah menggunakan banyak 0,1 uF caps dalam paket 0402. Tempatkan mereka di bawah chip di sisi belakang PCB. Tutup diarahkan seperti pada gambar di bawah ini. Dan vias langsung menuju ke pesawat power / ground (bukan ke pin power chip, karena itu biasanya akan meningkatkan induktansi). Jika Anda menempatkan tutupnya di bawah chip, maka terkadang Anda dapat membagikannya tanpa masalah.

tata letak topi decoupling yang tepat

Alasan mengapa tutup 0,1 uF dipilih adalah karena ini adalah yang paling praktis dalam paket 0402. Alasan mengapa 0402 dipilih adalah karena ini adalah ukuran praktis terkecil, dan Anda ingin menggunakan banyak dari mereka untuk menurunkan ESL / ESR yang efektif. Tentu saja semua taruhan dibatalkan jika Anda memiliki 2 lapisan PCB tanpa daya dan pesawat ground.

Saya tidak ingin meremehkan penggunaan matematika, itu penting, tetapi kompleksitas decoupling catu daya dan jalur pengembalian AC sering membuat matematika tidak begitu praktis di dunia nyata. Di dunia nyata, "aturan praktis" sangat membantu. Dari sekian banyak aturan praktis untuk topik ini, hanya Howard Johnson yang membuktikan bahwa aturan lain tidak berfungsi dan memberikan aturan yang lebih baik ini. Eksperimen dan pengalaman saya menunjukkan ini benar.

sumber

Ya, persamaan itu penting selama Anda ingat untuk mengalikan dengan nol dan menambahkan jumlah yang sesuai di akhir.

Olin Lathrop

@Olin Lathrop Doh! Saya telah DIVIDING dengan nol, bukan BERBAGAI Itu sebabnya itu tidak pernah berhasil untuk saya!

Bypass cap berfungsi untuk meminimalkan penurunan lokal pada VDD-VSS, dan juga untuk meminimalkan lonjakan arus pasokan utama. Asalkan VDD-VSS tidak mencelupkan begitu banyak sehingga menyebabkan masalah, pengurangan lebih lanjut dalam lonjakan arus pasokan cenderung lebih berguna daripada pengurangan dip VDD-VSS (karena yang sebelumnya menyebabkan EMI). Saya berharap bahwa memiliki tutup bypass antara bidang tanah dan lead pasokan chip akan optimal untuk pengurangan EMI; apakah Anda setuju dengan itu?

supercat

@supercat saya tidak mengikuti sepenuhnya. Tutup langsung pada pin daya / gnd akan mengurangi daya terkait EMI, tetapi meningkatkan EMI karena peningkatan area loop sinyal ditambah jalur kembali mereka. Jika saya harus memilih antara topi di pin atau tutup w / vias ke pesawat saya akan pergi dengan vias ke pesawat. Jika Anda meletakkan tutup di sisi belakang PCB, maka Anda dapat memiliki kue dan memakannya juga. Jika saya tidak bisa melakukan itu maka saya akan melakukan "rute kreatif" sebanyak mungkin untuk melakukan keduanya - pada dasarnya kompromi, mungkin dengan memiliki lebih banyak topi dan menempatkannya di mana saja saya dapat memasukkannya.

@ David Kessner: Pikiranku adalah bahwa jika tutup antara pasokan dan chip, maka dI / dt dari pasokan akan dibatasi oleh jumlah yang memotong tegangan memotong topi. Sebaliknya jika misalnya induktansi antara pin dan suplai adalah 10x dari induktansi antara pin dan tutup, maka 10% dari setiap lonjakan arus akan ditransmisikan ke suplai. Apakah pemikiran saya salah?

supercat

Karakterisasi kapasitor bypass

Jawaban: