Dalam Altium Designer 14.3 saya mencoba untuk menggabungkan dua bus 16bit menjadi bus 32bit dengan salah satu bus input menjadi 16 bit yang lebih rendah dan yang lainnya 16bits atas bus keluaran. Di bawah ini adalah gambar jika saya mencoba metode.
Ketika saya mencoba dan kompilasi dokumen saya menerima kesalahan berikut: Duplicate Net Names Bus Slice \Y[31..0]. Saya mengerti bagaimana Altium berpikir bahwa saya mencoba mendefinisikan ulang \Yjaring tetapi saya tidak melihat cara yang lebih baik untuk menggabungkan dua bus bersama selain memecahkan semua pin dari dua bus yang terpisah dan menggabungkannya. Ini adalah bagaimana saya akan melakukan desain jika itu adalah skema HDL FPGA.
Bagaimana saya harus melakukan ini?
schematics
altium
bus
formulasi rahasia
sumber
sumber
Jawaban:
Saya mengalami masalah yang sama, dan saya menyelesaikannya dengan mengubah nama net lokal di subsheet sehingga tidak cocok dengan nama port. Di bawah ini adalah contoh dari apa yang saya lakukan:
sumber