Apa yang menyebabkan lutut ini jatuh tegangan drain MOSFET saya?

FINAL UPDATE: Memahami kekuatan gelombang MOSFET yang sebelumnya misterius yang bergoyang! @ Mario mengungkap akar penyebab masalah di sini di bawah ini, berbeda dengan apa yang disebut perangkat VDMOS , tipikal dari banyak MOSFET daya seperti IRF2805.

PEMBARUAN: Menemukan petunjuk! :)

@PeterSmith menyebutkan sumber yang bagus untuk memahami spesifikasi biaya gerbang di lembar data MOSFET di salah satu komentar di bawah.

Pada halaman 6, di akhir paragraf kedua, ada referensi yang lewat untuk gagasan bahwa menjadi konstan (berhenti bervariasi sebagai fungsi dari ) ketika > 0. Tidak sebutkan mekanismenya, tetapi itu membuat saya berpikir tentang apa yang mungkin terjadi dengan di lutut: V D S v G D v G $C_{GD}$$V_{DS}$$v_{GD}$$v_{GD}$

Dan anak-of-a-gun, ternyata tepat di mana naik di atas 0V.$v_{GD}$

Jadi, jika ada yang mengerti apa itu mekanisme mengemudi, saya pikir itu akan menjadi jawaban yang tepat :)

Saya sedang membuat studi dekat tentang karakteristik switching MOSFET sebagai bagian dari studi saya tentang switching converter.

Saya telah membuat rangkaian yang sangat sederhana seperti:

Yang menghasilkan gelombang turn-on MOSFET ini pada simulasi:

Lutut muncul di drop tegangan drain sekitar 20% ke dataran tinggi Miller.

Saya membangun sirkuit:

Dan cakupannya mengkonfirmasi simulasi dengan cukup baik:

Saya percaya saya mengerti "pre-shoot" benjolan ( pengisian arus berjalan "mundur" melalui resistor beban), tetapi saya bingung bagaimana menghitung lutut di drop tegangan drain.$C_{gd}$

Bisakah seseorang yang lebih berpengalaman dengan MOSFET membantu saya memahami?

Kemiringan tegangan drain tergantung pada kapasitansi gate-drain Cgd. Dalam kasus ujung jatuh transistor harus melepaskan Cgd. Selain arus beban untuk resistor juga harus menenggelamkan arus yang mengalir melalui Cgd.

Penting untuk diingat bahwa Cgd bukan kapasitor sederhana tetapi kapasitansi nonlinier yang tergantung pada titik operasi. Dalam saturasi tidak ada saluran di sisi drain transistor dan Cgd adalah karena kapasitansi tumpang tindih antara gerbang dan tiriskan. Di wilayah linier saluran meluas ke sisi saluran dan Cgd lebih besar karena sekarang gerbang besar ke saluran kapasitansi hadir antara gerbang dan saluran.

Sebagai transisi transistor antara saturasi dan wilayah linier, nilai perubahan Cgd dan karenanya juga kemiringan tegangan drain.

Menggunakan LTspice Cgd dapat diperiksa dengan menggunakan simulasi "titik operasi DC". Hasil dapat dilihat dengan menggunakan "Log View / Spice Error".

Untuk Vgs dari 3.92V Cgd adalah sekitar 1.3npF karena Vds tinggi.

   Name:          m1
Model:      irf2805s
Id:          1.70e-02
Vgs:         3.92e+00
Vds:         6.60e+00
Vth:         3.90e+00
Gm:          1.70e+00
Gds:         0.00e+00
Cgs:         6.00e-09
Cgd:         1.29e-09
Cbody:       1.16e-09

Untuk Vgs dari 4V Cgd jauh lebih besar dengan sekitar 6.5nF karena VDS yang lebih rendah.

Name:          m1
Model:      irf2805s
Id:          5.00e-02
Vgs:         4.00e+00
Vds:         6.16e-03
Vth:         3.90e+00
Gm:          5.15e-01
Gds:         7.98e+00
Cgs:         6.00e-09
Cgd:         6.52e-09
Cbody:       3.19e-09

Variasi Cgd (berlabel Crss) untuk berbagai biasing dapat dilihat pada plot di bawah ini yang diambil dari datasheet.

IRF2805 adalah transistor VDMOS yang menunjukkan perilaku berbeda untuk Cgd. Dari internet :

Transistor MOSFET diskrit vertikal ganda terdifusi (VDMOS) yang populer digunakan dalam catu daya mode saklar tingkat papan memiliki perilaku yang berbeda secara kualitatif daripada model MOSFET monolitik di atas. Secara khusus, (i) dioda tubuh dari transistor VDMOS dihubungkan secara berbeda ke terminal eksternal daripada dioda substrat dari MOSFET monolitik dan (ii) gerbang-drain kapasitansi (Cgd) non-linearitas tidak dapat dimodelkan dengan tingkatan sederhana kapasitansi model MOSFET monolitik. Dalam transistor VDMOS, Cgd tiba-tiba berubah tentang tegangan nol-drain-gate (Vgd). Ketika Vgd negatif, Cgd secara fisik berbasis kapasitor dengan gerbang sebagai satu elektroda dan tiriskan di bagian belakang die sebagai elektroda lainnya. Kapasitansi ini cukup rendah karena ketebalan die-conducting. Tetapi ketika Vgd positif, die sedang melakukan dan Cgd secara fisik didasarkan pada kapasitor dengan ketebalan oksida gerbang. Secara tradisional, sub-sirkuit rumit telah digunakan untuk menduplikasi perilaku MOSFET kekuatan. Perangkat intrinsik rempah-rempah baru ditulis yang merangkum perilaku ini demi kecepatan komputasi, keandalan konvergensi, dan kesederhanaan model penulisan. Model DC sama dengan MOSFET monolitik level 1 kecuali bahwa panjang dan lebar standar untuk satu sehingga transkonduktansi dapat ditentukan secara langsung tanpa penskalaan. Model AC adalah sebagai berikut. Kapasitansi gerbang-sumber diambil sebagai konstan. Ini secara empiris ditemukan menjadi pendekatan yang baik untuk MOSFET daya jika tegangan sumber gerbang tidak digerakkan negatif. Kapasitansi gerbang-drain mengikuti bentuk yang ditemukan secara empiris berikut:

Untuk Vgd positif, Cgd bervariasi sebagai garis singgung hiperbolik Vgd. Untuk Vdg negatif, Cgd bervariasi sebagai garis singgung dari Vgd. Parameter model a, Cgdmax, dan Cgdmax parameterize gerbang drain kapasitansi. Kapasitansi sumber-saluran disuplai oleh kapasitansi bertingkat dari dioda tubuh yang terhubung di seluruh elektroda saluran sumber, di luar sumber dan resistansi drain.

Dalam file model nilai-nilai berikut dapat ditemukan

Cgdmax=6.52n Cgdmin=.45n

UPDATE: Mario mendapat jawaban yang tepat di atas, jadi meninggalkan yang ini hanya untuk kepentingan sejarah. Perilaku ini tampaknya memiliki semua yang berkaitan dengan itu menjadi VDMOS (seperti banyak kekuatan MOSFET yang saya kumpulkan), yang mungkin menjelaskan mengapa banyak sumber daya MOSFET umum (yang cenderung berfokus pada MOSFET monolitik) tidak menyebutkan fenomena ini.

Ok, sama seperti saya akan menyerah pada pemahaman ini, jalinan telah memberi saya sepotong:

Ini dari Catatan Aplikasi IXYS AN-401 , halaman 3.

Tidak ada penjelasan tentang fisika perangkat di balik ini, tapi saya cukup puas dengan ini untuk saat ini. Kurva ini akan menjelaskan infleksi yang saya lihat.

Upaya saya untuk menjelaskannya kepada diri saya sendiri dengan dinamika lapisan inversi saluran telah berakhir dengan kebingungan. Saya tidak melihat titik belok yang jelas dalam apa yang saya pahami seperti ketika = . (Ini adalah kesimpulan terbaik saya, bukan sesuatu yang resmi saya baca di suatu tempat.) Perhatikan bahwa saya menggunakan sini ( ), agak tidak konvensional, mengetahui bahwa adalah apa yang saya sedang mencari :) V D S V G D V G S - V D S V G D = $V_{GS}$$V_{DS}$$V_{GD}$$V_{GS} - V_{DS}$$V_{GD}=0$

Jika ada yang punya referensi atau tahu fisika dengan cukup baik untuk menjelaskan kurva di atas saya akan sangat berterima kasih. Saya akan memberikan jawaban yang benar kepada siapa saja yang bisa :)

Saya punya pertanyaan: mengapa lereng harus linier?

Bahkan, selama 150 ns dari dataran tinggi Miller, resistensi saluran MOSFET turun dari hampir tak terbatas ke nilai yang sangat kecil. Meskipun turun secara linier, tegangan keluaran pembagi yang dibentuk oleh R = 100 Ohm dan R DS dari MOSFET tidak linier.

Dan ada ketergantungan non-linear dari R DS pada biaya gerbang; Anda tidak dapat menemukannya di lembar data, tetapi kami tahu ini tidak linear.

Karena itu perilaku ini wajar.

Menurut pendapat saya, Anda memiliki set-up pengujian yang sangat bagus , namun, tidak baik untuk menggerakkan MOSFET daya dari sumber 50 Ohm dalam rangkaian daya nyata.