Decoupling kapasitor pada lapisan bawah?

Saya menggunakan kapasitor decoupling 0,01 uF dalam paket 0805 , pada setiap pasangan V _cc / GND CPLD saya . Jadi, sekitar delapan kapasitor secara total). Saya merasa sedikit lebih mudah untuk mengarahkan papan jika kapasitor decoupling ditempatkan pada lapisan bawah dan terhubung ke _Vcc dan pin GND dari CPLD / MCU menggunakan vias .

Apakah ini praktik yang baik? Saya mengerti tujuannya adalah untuk meminimalkan loop saat ini antara chip dan kapasitor.

Lapisan bawah saya juga berfungsi sebagai bidang tanah. (Ini adalah papan dua lapis, jadi saya tidak punya pesawat V _cc ), dan jadi saya tidak perlu menghubungkan pin ground dari kapasitor menggunakan vias. Jelas, pin GND chip terhubung menggunakan via. Inilah gambar yang menggambarkan hal ini dengan lebih baik:

Jejak tebal yang menuju kapasitor adalah V _cc (3,3 V) dan terhubung ke jejak tebal lain yang datang langsung dari sumber listrik. Saya memberikan V _cc ke semua kapasitor dengan cara ini. Apakah ini praktik yang baik untuk menghubungkan semua kapasitor decoupling sedemikian rupa atau akankah saya mengalami masalah di jalan?

Cara alternatif yang saya lihat digunakan adalah bahwa ada satu jejak untuk V _cc dan satu lagi untuk GND yang berjalan dari sumber daya. Kapasitor decoupling kemudian 'ketuk' ke jejak tersebut. Saya memperhatikan bahwa dalam pendekatan bahwa tidak ada tanah pesawat - hanya tebal V _cc dan jejak GND berjalan dari satu titik. Sedikit seperti pendekatan _Vcc saya yang dijelaskan pada paragraf sebelumnya, tetapi juga diadopsi untuk GND.

Pendekatan mana yang lebih baik?

Gambar 2

Gambar 3

Berikut adalah beberapa gambar dari kapasitor decoupling. Saya pikir dari ini yang terbaik adalah di mana kapasitor berada di lapisan atas - apakah kalian setuju?

Saya jelas akan membutuhkan satu via untuk pin GND jika saya ingin terhubung ke ground plane. Mengenai nilai, 0,001 uF hingga 0,1 uF ditentukan dalam dokumentasi Altera dan jadi saya menetap di 0,01 uF. Sayangnya, meskipun secara mental saya mencatat bahwa saya membutuhkan kapasitor lain kurang dari 3 cm, saya tidak ingat untuk mengimplementasikannya pada skema. Berdasarkan saran di sini, saya juga akan menambahkan 1 uF kapasitor secara paralel ke setiap pasangan Vdd / GND.

Mengenai kekuatan - Saya akan menggunakan 100 elemen logika untuk register geser 100-bit. Frekuensi operasi sebagian besar tergantung pada antarmuka SPI dari MCU yang akan saya gunakan untuk membaca register geser. Saya akan menggunakan frekuensi paling lambat yang memungkinkan AVR Mega 128L untuk SPI (yaitu 62,5 kHz). Mikrokontroler akan berada pada 8 MHz menggunakan osilator internal.

Membaca jawaban di bawah, saya sekarang cukup khawatir tentang pesawat darat saya. Jika saya mengerti jawaban Olin, saya seharusnya tidak menghubungkan pin GND dari masing-masing kapasitor ke ground plane. Sebagai gantinya, saya harus menghubungkan pin GND ke jaring GND utama di lapisan atas dan kemudian menghubungkan jaringan GND ke pengembalian utama. Apakah saya benar di sini?

Jika ini masalahnya, apakah saya harus memiliki pesawat darat sama sekali? Satu-satunya chip lain di papan adalah MCU dan CLPD lain (perangkat yang sama, meskipun). Selain itu, itu hanya sekelompok header, konektor, dan elemen pasif.

Inilah CPLD dengan kapasitor 1 uF dan jaringan bintang untuk V _cc . Apakah ini terlihat seperti desain yang lebih baik?

Kekhawatiran saya sekarang adalah bahwa titik bintang (atau area) akan mengganggu bidang tanah, karena mereka berada di lapisan yang sama. Juga perhatikan, saya menghubungkan V _cc ke pin V _cc kapasitor yang lebih besar . Apakah ini baik atau haruskah saya menghubungkan V _cc ke masing-masing kapasitor secara terpisah?

Oh, dan tolong jangan pedulikan label kapasitor yang tidak logis. Saya akan memperbaikinya sekarang.

$V_{DD}/V_{SS}$
$\mu$

sunting
Tangkapan layar ketiga Anda jelas yang terbaik, bijaksana. (Aku bahkan akan membiarkan jejaknya lurus ke bawah.) Aku tidak melihat masalah dengan bidang tanah, atau dengan vias yang menghubungkannya. Hanya saja, jangan menempatkan via antara tutup dan pin CPLD. Jarak caps-CPLD harus sangat pendek, jika mungkin bahkan lebih pendek! :-)

sunting 2
Saya tidak memperhatikan paket terlebih dahulu, tetapi tangkapan layar keempat Anda membuatnya jelas: paket topi Anda sangat besar . Saya melihat Mark juga membuat catatan tentang itu, dan saya setuju dengannya: beralih ke ukuran yang lebih kecil. 0402 cukup standar akhir-akhir ini, dan toko perakitan PCB Anda juga dapat melakukan 0201. ( AVX memiliki 10nF X7R dalam paket 0201.) Paket yang lebih kecil akan memungkinkan Anda untuk menempatkan kapasitor lebih dekat ke IC, namun masih menyisakan ruang untuk jejak tetangga.

Bacaan lebih lanjut
Memilih Kapasitor MLC Untuk Aplikasi Bypass / Decoupling . Dokumen AVX
Menggunakan Decoupling Capacitors . Dokumen Cypress

Saya setuju bahwa secara umum ini bukan masalah besar jika topi bypass diletakkan di sisi lain papan dari chip yang mereka bypass. Dengan paket BGA, ini adalah satu-satunya cara untuk mem-bypass beberapa pasangan power / ground. Intinya adalah untuk meminimalkan loop tutup bypass. Jika cara terbaik untuk mencapai itu adalah dengan menempatkan bypass cap di bawah chip, maka itu tidak masalah.

Namun, dalam kasus Anda itu tidak masuk akal. Anda tidak memiliki apa pun di lapisan atas di mana tutupnya berada, jadi sambungkan langsung ke pin dan tambahkan satu melalui ke lapisan tanah.

Ada alasan lain saya tidak suka tata letak Anda terlepas dari mem-bypass. Anda menjalankan koneksi antara pin ground chip dan sisi dasar tutup bypass di seluruh bidang ground utama. Sekarang Anda memiliki antena tambalan tengah bukan pesawat tanah. Usahakan untuk menjaga arus loop frekuensi tinggi dari permukaan tanah. Pastikan lingkaran antara chip dan topi pintas sependek yang Anda bisa membuatnya, kemudian hubungkan bagian tanah dari loop itu ke master ground net di satu tempat. Hal yang sama berlaku untuk bagian daya dari loop. Itu menjaga arus frekuensi tinggi terkandung sambil tetap menyediakan koneksi ground dan daya yang baik. Ini tidak masalah untuk memintas, tetapi itu penting dalam hal emisi RF.

Tujuannya (seperti yang Anda tahu) adalah untuk menyediakan impedansi serendah mungkin antara daya dan tanah, sehingga menjaga jejak (dari pin ke kapasitor) sesingkat mungkin adalah penting. Papan lapisan 4 atau lebih jauh lebih mudah untuk mencapai kinerja frekuensi tinggi yang baik dengan, tetapi dengan hati-hati itu dapat dilakukan pada papan 2-lapisan.

Saya telah membuat beberapa papan uji FPGA 2-lapis dan menggunakan metode yang disebut Steven dengan tutup dan jejak pada lapisan yang sama - biasanya saya akan menggunakan 100nF dan 10nF tepat di samping satu sama lain pada setiap set pin daya (10nF terdekat ke pin) dengan beberapa 1uF dan 10uF lebih jauh.

Jika Anda menggunakan vias dalam desain di atas, maka idealnya hal pertama yang ditemui jejak adalah kapasitor, bukan vias (yaitu seperti disebutkan di atas, tetapi dengan vias) Jadi dalam desain Anda di atas, jika Anda memiliki bantalan kapasitor di antara pin dan vias, dan tepat di sebelah vias (yaitu tidak ada jejak, seperti via adalah ekstensi pad) maka Anda membuat loop sekecil mungkin. Jika Anda memiliki tutup di bagian bawah (sangat umum untuk memiliki mereka "di bawah" IC dengan vias ke ground / power plane) maka simpan saja jalur yang sangat singkat untuk melalui dari pin, lalu tutup tepat di samping via di sisi lain. sisi.

Menjaga impedansi pada bandwidth yang lebar adalah penting. Kapasitor dengan nilai yang berbeda memiliki SRF yang berbeda (frekuensi resonan sendiri) biasanya semakin besar tutup semakin rendah SRF. Jadi, menempatkan misalnya 2 x 1uF, 4 x 100nF, 8 x 10nF pada rel CPLD / FPGA Anda akan membantu menyediakan ini. Jika Anda melihat catatan aplikasi vendor, atau skema dev board, Anda akan melihat sistem decoupling yang sangat mirip dengan yang dijelaskan di atas.

Berikut adalah contoh impedansi kapasitor atas frekuensi (dari dokumen TI ):

Tutup di atas atau bawah tidak membuat perbedaan nyata jika Anda harus menggunakan via kedua cara.

Dalam hal ini, tutup di bagian bawah bagus karena Anda mendapatkan koneksi arde langsung dan penggunaan via atau yang setara tidak dapat dihindari.

TAPI Anda mengatakan Anda mengerti bahwa tujuannya adalah untuk meminimalkan loop antara chip dan tutup - dan kemudian Anda membuat yang tidak perlu. Ini tidak terlalu besar tetapi jauh lebih besar dari yang seharusnya. Anda lari dari penutup, di bawah bantalan IC ke via dan kemudian kembali ke bantalan IC lagi. Anda bisa meletakkan via di luar IC di sebelah tutup sehingga Anda memiliki sekitar nol loop antara topi dan IC atau, mungkin lebih baik, meletakkan tutup di bawah IC baik tepat di bawah vias seperti yang ditunjukkan di sini atau, secara elektrik yang terbaik dari semuanya, n = gerakkan vias sedikit dan letakkan tutup tepat pada vias di mana trek ke IC bertemu vias untuk loop minimum yang dimungkinkan.

Apakah itu penting? - sangat mungkin tidak. Tetapi jika Anda bisa mendapatkan tutup tepat terhadap pin IC sekitar nol biaya itu baik untuk melakukannya.

Ada masalah yang berpotensi lebih serius:

Anda bertanya tentang distribusi VCC / Gnd menggunakan track / track atau track groundplane.
Dari track / groundplane ini berpotensi lebih baik karena dapat membantu meminimalkan impedansi ground TAPI "slot" yang trek di bawah memotong melalui groundplane "landscape" dapat menyebabkan banyak masalah. Seperti yang ditunjukkan di sana Anda memiliki antena memancarkan sedikit yang bagus di slot di lapisan bawah. itu berjalan dari IC + melalui tangan kiri melalui kemudian di slot ke penutup + ve. Itu mungkin merupakan loop kopling yang berguna pada beberapa ratus MHz.

Di tempat lain, Anda dapat mengambil + ve di trek teratas di slot ground plane dan kemudian menyambungkan ke titik jarak jauh (misalkan IC + ve,) dan menghubungkan pin ground IC ke pesawat ground di IC. Saat ini akan mengalir melalui jalur atas, lebih dari slot, ke IC, keluar jika pin IC gnd, ke groundplane, melalui gp menuju catu daya tetapi memenuhi slot di jalan. Untuk menyiasati slot, ia akan bergerak menyamping ke jalur impedansi rendah yang sesuai di sekitar slot, lalu kembali ke bawah jalur teratas dan dalam perjalanannya. Aliran arus tanah di sepanjang sisi dan di sekitar slot membuat pemancar UHF yang sangat bagus. Dan juga dapat bertindak sebagai penerima.

Beberapa orang harus merancang ini - Anda dapat memilikinya secara gratis :-(.

Catatan aplikasi Freescale - Antena Terintegrasi Compact mengatakan:

Jika terburuk, Anda mungkin lebih baik dengan dua trek teratas untuk ground dan V + jika Anda dapat menyeimbangkan jalur ke masing-masing dan meminimalkan pemisahan intertrack di semua titik. Distribusi bintang paling baik jika bisa dilakukan. Di mana Anda tidak dapat menghindari beberapa umpan pada satu jalur catu daya memastikan bahwa sinyal yang ditempatkan pada pasangan jalur dengan komponen di satu lokasi tidak mempengaruhi yang lain pada pasangan jalur yang sama. batal di semua biaya memiliki jalur catu daya berbasis beberapa lintasan ke satu lokasi bertenaga tunggal. Dalam sistem klasik yang ideal dan jarang dapat direalisasikan sepenuhnya, semua umpan daya berada dalam pengaturan bintang yang hanya bergabung dengan catu daya.

Jika Anda meletakkan tutup di bagian bawah, maka papan akan membutuhkan tambahan dijalankan melalui tempat pick dan oven reflow. Ini akan menambah biaya ke papan yang sudah jadi.

Agak di luar topik, tetapi karena persyaratan frekuensi Anda (sangat) sederhana, Anda memiliki opsi untuk menurunkan kekuatan drive atau laju perubahan tegangan pada CPLD Anda (jika didukung). Semakin tajam transisi logika, semakin banyak komponen frekuensi tinggi terkandung. Tingkat perubahan tegangan yang lebih lambat akan mengurangi transien switching dan mengurangi tuntutan pada jaringan decoupling Anda.